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Datasheet > 晶体管 > 射频场效应晶体管> NE8500200-A
NE8500200-A PDF预览

NE8500200-A

更新时间： 2024-09-14 13:01:19
品牌 Logo 应用领域
日电电子 - NEC 晶体射频场效应晶体管放大器
页数 文件大小 规格书
6页 60K
描述
RF Power Field-Effect Transistor, 1-Element, C Band, Gallium Arsenide, N-Channel, Metal Semiconductor FET, DIE

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NE8500200-A 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：DIE包装说明：UNCASED CHIP, R-XUUC-N
Reach Compliance Code：compliantECCN代码：EAR99
风险等级：5.13其他特性：HIGH RELIABILITY
配置：SINGLE最小漏源击穿电压：10 V
最大漏极电流 (ID)：2.5 AFET 技术：METAL SEMICONDUCTOR
最高频带：C BANDJESD-30 代码：R-XUUC-N
JESD-609代码：e6元件数量：1
工作模式：DEPLETION MODE封装主体材料：UNSPECIFIED
封装形状：RECTANGULAR封装形式：UNCASED CHIP
峰值回流温度（摄氏度）：NOT SPECIFIED极性/信道类型：N-CHANNEL
认证状态：Not Qualified表面贴装：YES
端子面层：TIN BISMUTH端子形式：NO LEAD
端子位置：UPPER处于峰值回流温度下的最长时间：NOT SPECIFIED
晶体管应用：AMPLIFIER晶体管元件材料：GALLIUM ARSENIDE
Base Number Matches：1

NE8500200-A 数据手册

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2 WATT C-BAND NE85002  
POWER GaAs MESFET SERIES  
FEATURES  
SELECTION CHART  
TYPICAL PERFORMANCE  
•
•
•
•
CLASS A OPERATION  
PART  
NUMBER  
POUT  
FREQUENCY  
RANGE  
GL  
HIGH EFFICIENCY: ηADD ≥ 39% TYP  
BROADBAND CAPABILITY  
(dBm)  
(GHz)  
(dB)  
NE8500200  
33.8 MIN  
33.8 MIN  
33.8 MIN  
33.5 MIN  
2.0 to 10  
3.5 to 4.5  
5.5 to 6.5  
7.5 to 8.5  
8.0 MIN  
10.5 MIN  
9.5 MIN  
8.0 MIN  
PACKAGE OPTIONS:  
Chip  
Hermetic Package  
NE8500295-4  
NE8500295-6  
NE8500295-8  
•
•
PARTIALLY MATCHED INPUT FOR PACKAGED  
DEVICES  
PROVEN RELIABILITY  
DESCRIPTION  
The NE8500295 power GaAs FET covers the 3.5 to 8.5 GHz  
frequency range with three different Class A, 2 W partially  
matcheddevices.Eachpackageddevicehasaninputlumped  
element matching network.  
The NE8500200 is the six-cell recessed gate chip used in the  
"95" package. The device incorporates a Ti-Al gate structure,  
SiO2 glassivation and plated heat sink technology.  
ELECTRICAL CHARACTERISTICS (TC = 25°C)  
PART NUMBER  
PACKAGE OUTLINE  
NE85002001  
00 (CHIP)  
NE8500295-4  
95  
NE8500295-6  
95  
NE8500295-8  
95  
SYMBOLS  
PARAMETERS AND CONDITIONS UNITS MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP MAX  
IDSS  
Saturated Drain Current  
VDS = 2.5 V, VGS = 0 V  
mA 950  
1900 950  
-1.0 -3.0  
1900 950  
-1.0 -3.0  
1900 950  
-1.0 -3.0  
1900  
-1.0  
VP  
gm  
Pinch-off Voltage  
VDS = 2.5 V, ID = 8 mA  
V
mS  
V
-3.0  
Transconductance  
VDS = 2.5 V, ID = IDSS  
600  
10  
600  
600  
600  
BVGDO  
IGS  
Drain-Gate Breakdown Voltage  
IGD = 8 mA  
18  
18  
18  
18  
Gate to Source Current, VDS = 10 V,  
IDSQ = 450 mA, POUT = PTEST  
mA -2.4  
2.4 -2.4  
15  
2.4 -2.4  
15  
2.4 -2.4  
15  
2.4  
15  
RTH  
Thermal Resistance (Channel-to-Case) °C/W  
2
PTEST  
Power Output at Test Point  
VDS = 10 V, IDS = 450 mA set  
PIN = 27.0 dBm  
PIN = 24.5 dBm  
PIN = 25.5 dBm  
dBm 33.8  
dBm  
dBm  
33.5  
8.0  
33.8  
10.5  
33.8  
9.5  
GL  
Linear Gain  
VDS = 10 V, IDS = 450 mA  
dB  
%
8.0  
9.0  
42  
3
ηADD  
Power Added Efficiency  
at PTEST  
47  
OUT - PIN  
45  
39  
Notes:  
P
η
ADD =  
x 100%  
1. Six-cell chip: all cells are used. RF performance of the chip is  
determined by packaging 10 chips per wafer. Wafer rejection  
criteria for standard devices are 2 rejects per 10 samples.  
2. This is a production test. Test frequencies are: -4 @ 4.2 GHz,  
-6 @ 6.5 GHz, -8 and NE8500200 @ 8.5 GHz.  
3.  
V
DS - ID  
CaliforniaEasternLaboratories  
123456

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