74F112SJ

更新时间： 2024-11-29 22:37:03

品牌	Logo	应用领域
飞兆/仙童 - FAIRCHILD		触发器锁存器逻辑集成电路光电二极管
页数	文件大小	规格书
6页	62K
描述
Dual JK Negative Edge-Triggered Flip-Flop

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

74F112SJ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	5.30 MM, EIAJ TYPE2, SOP-16
针数：	16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.36
Is Samacsys：	N	系列：	F/FAST
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e3
长度：	10.2 mm	逻辑集成电路类型：	J-K FLIP-FLOP
最大频率@ Nom-Sup：	80000000 Hz	最大I（ol）：	0.02 A
湿度敏感等级：	1	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	70 °C	最低工作温度：
输出极性：	COMPLEMENTARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP16,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	5 V
最大电源电流（ICC）：	19 mA	传播延迟（tpd）：	7.5 ns
认证状态：	Not Qualified	座面最大高度：	2.1 mm
子类别：	FF/Latches	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	TTL
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	NEGATIVE EDGE	宽度：	5.3 mm
最小 fmax：	80 MHz	Base Number Matches：	1

74F112SJ 数据手册

April 1988

Revised July 1999

74F112

Dual JK Negative Edge-Triggered Flip-Flop

Simultaneous LOW signals on S_Dand C_Dforce both Q and

Q HIGH.

General Description

The 74F112 contains two independent, high-speed JK flip-

flops with Direct Set and Clear inputs. Synchronous state

changes are initiated by the falling edge of the clock. Trig-

gering occurs at a voltage level of the clock and is not

directly related to the transition time. The J and K inputs

can change when the clock is in either state without affect-

ing the flip-flop, provided that they are in the desired state

during the recommended setup and hold times relative to

the falling edge of the clock. A LOW signal on S_Dor C_D

Asynchronous Inputs:

LOW input to S_Dsets Q to HIGH level

LOW input to C_Dsets Q to LOW level

Clear and Set are independent of clock

Simultaneous LOW on C_Dand S_Dmakes both Q

and Q HIGH

prevents clocking and forces Q or Q HIGH, respectively.

Ordering Code:

Order Number Package Number

Package Description

74F112SC

74F112SJ

74F112PC

M16A

M16D

N16E

16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow

16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Logic Symbols

Connection Diagram

IEEE/IEC

DS009472

www.fairchildsemi.com

12 3 4 5 6

中文翻译

下载PDF

与74F112SJ相关器件

型号	品牌	获取价格	描述	数据表
74F112SJX	ETC	获取价格	J-K-Type Flip-Flop
74F112SJX_NL	FAIRCHILD	获取价格	J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, PDSO16,
74F112SPC	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112SPCQR	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112VCQR	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F113	FAIRCHILD	获取价格	Dual JK Negative Edge-Triggered Flip-Flop
74F113	NXP	获取价格	Dual J-K negative edge-triggered flip-flops without reset
74F113D	YAGEO	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F113DC	FAIRCHILD	获取价格	暂无描述
74F113DCQM	FAIRCHILD	获取价格	J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, CDIP14,

与74F112SJ相关文章

解析光耦仿真器：升级光耦合器技术的必要性
2024-11-18

53
英伟达新一代Blackwell GPU过热问题致交付延迟
2024-11-18

42
国产厂商思特威CMOS图像传感器芯片单月出货超1亿颗，技术创新引领行业发展
2024-11-14

70
台积电5nm和3nm产能利用率达100%，半导体行业景气度持续攀升
2024-11-14

66

产品中心

服务支持

精选活动

关于我们

帮助中心

74F112SJ

74F112SJ 技术参数

74F112SJ 数据手册

与74F112SJ相关器件

与74F112SJ相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

74F112SJ

74F112SJ 技术参数

74F112SJ 数据手册

与74F112SJ相关器件

与74F112SJ相关文章

您还可以找

您在本页遇到什么问题？