74LVX112SJ

更新时间： 2024-09-09 22:15:07

品牌	Logo	应用领域
飞兆/仙童 - FAIRCHILD		触发器锁存器逻辑集成电路光电二极管
页数	文件大小	规格书
7页	80K
描述
Low Voltage Dual J-K Flip-Flops with Preset and Clear

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

74LVX112SJ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP16,.3
针数：	16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.65
Is Samacsys：	N	系列：	LV/LV-A/LVX/H
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e3
长度：	10.2 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	J-K FLIP-FLOP	最大频率@ Nom-Sup：	80000000 Hz
最大I（ol）：	0.004 A	湿度敏感等级：	1
位数：	2	功能数量：	2
端子数量：	16	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	SOP16,.3	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	传播延迟（tpd）：	19 ns
认证状态：	Not Qualified	座面最大高度：	2.1 mm
子类别：	FF/Latches	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	2.7 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	NEGATIVE EDGE	宽度：	5.3 mm
最小 fmax：	100 MHz	Base Number Matches：	1

74LVX112SJ 数据手册

October 1996

Revised December 2003

74LVX112

Low Voltage Dual J-K Flip-Flops with Preset and Clear

either state without affecting the flip-flop, provided that they

are in the desired state during the recommended setup and

hold times relative to the falling edge of the clock.

General Description

The LVX112 is a dual J-K Flip-Flop where each flip-flop has

independent inputs (J, K, PRESET, CLEAR, and CLOCK)

The inputs tolerate voltages up to 7V allowing the interface

and outputs (Q, Q). These devices are edge sensitive and

of 5V systems to 3V systems.

change states synchronously on the negative going transi-

tion of the clock pulse. Triggering occurs at a voltage level

of the clock and is not directly related to the transition time.

Clear and Preset are independent of the clock and are

accomplished by a low logic level on the corresponding

input. The J and K inputs can change when the clock is in

Features

■ Input voltage level translation from 5V–3V

■ Ideal for low power/low noise 3.3V applications

Ordering Code:

Order Number Package Number

Package Description

74LVX112M

M16A

M16D

16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow

16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

74LVX112SJ

74LVX112MTC

MTC16

16-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide

Devices also available in Tape and Reel. Specify by appending suffix letter “X” to the ordering code.

Connection Diagram

Pin Descriptions

Pin Names

J₁, J₂, K₁, K₂

CLK₁, CLK₂

CLR₁, CLR₂

PR₁, PR₂

Description

Data Inputs

Clock Pulse Inputs (Active Falling edge)

Direct Clear Inputs (Active LOW)

Direct Preset Inputs (Active LOW)

Q₁, Q₂, Q₁, Q₂

DS012158

www.fairchildsemi.com

12 3 4 5 6 7

中文翻译

下载PDF

与74LVX112SJ相关器件

型号	品牌	获取价格	描述	数据表
74LVX112SJX	TI	获取价格	LV/LV-A/LVX/H SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PD
74LVX125	FAIRCHILD	获取价格	Low Voltage Quad Buffer with 3-STATE Outputs
74LVX125	STMICROELECTRONICS	获取价格	LOW VOLTAGE QUAD BUS BUFFERS (3-STATE) WITH 5V TOLERANT INPUTS
74LVX125_08	FAIRCHILD	获取价格	Low Voltage Quad Buffer with 3-STATE Outputs
74LVX125M	FAIRCHILD	获取价格	Low Voltage Quad Buffer with 3-STATE Outputs
74LVX125M	ONSEMI	获取价格	带 3 态输出的低压四路缓冲器
74LVX125M_08	FAIRCHILD	获取价格	Low Voltage Quad Buffer with 3-STATE Outputs
74LVX125M_NL	FAIRCHILD	获取价格	Bus Driver, LV/LV-A/LVX/H Series, 4-Func, 1-Bit, True Output, CMOS, PDSO14, 0.150 INCH, LE
74LVX125MT	FAIRCHILD	获取价格	Low Voltage Quad Buffer with 3-STATE Outputs
74LVX125MTC	ONSEMI	获取价格	带 3 态输出的低压四路缓冲器

与74LVX112SJ相关文章

SL74HC10N：高性能三输入与非门解析
2024-09-03

69
AIC1781A 电池充电控制器深度解析
2024-09-03

60
Pickering新高压舌簧继电器亮相汽车测试博览会
2024-08-26

92
采用MCU+MPU双处理器架构实现的创新应用设计探索
2024-08-23

104

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVX112SJ

74LVX112SJ 技术参数

74LVX112SJ 数据手册

与74LVX112SJ相关器件

与74LVX112SJ相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVX112SJ

74LVX112SJ 技术参数

74LVX112SJ 数据手册

与74LVX112SJ相关器件

与74LVX112SJ相关文章

您还可以找

您在本页遇到什么问题？