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WED2ZL362MS38ES

更新时间： 2024-02-09 15:55:46
品牌 Logo 应用领域
WEDC 静态存储器内存集成电路
页数 文件大小 规格书
12页 436K
描述
SRAM Module, 2MX36, 3.8ns, CMOS, PBGA119, PLASTIC, BGA-119

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WED2ZL362MS38ES 技术参数

是否Rohs认证：不符合生命周期：Obsolete
包装说明：PLASTIC, BGA-119Reach Compliance Code：unknown
风险等级：5.92Is Samacsys：N
最长访问时间：3.8 ns其他特性：PIPELINED ARCHITECTURE
JESD-30 代码：R-PBGA-B119长度：22 mm
内存密度：75497472 bit内存集成电路类型：SRAM MODULE
内存宽度：36功能数量：1
端子数量：119字数：2097152 words
字数代码：2000000工作模式：SYNCHRONOUS
组织：2MX36封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：2.5 mm最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

WED2ZL362MS38ES 数据手册

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WED2ZL362MS  
White Electronic Designs  
72Mb, 2M x 36 SYNCHRONOUS PIPELINE BURST NBL SRAM  
FEATURES  
DESCRIPTION  
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
Fast clock speed: 225, 200, 166 and 150MHz  
The WEDC SyncBurst SRAM family employs high-speed,  
low-power CMOS designs that are fabricated using an  
advanced CMOS process. WEDC’s 72Mb SyncBurst  
SRAMs integrate two 2M x 18 SRAMs into a single  
BGA package to provide a 2M x 36 configuration. All  
synchronous inputs pass through registers controlled by  
a positive-edge-triggered single-clock input (CK). The  
NBL or No Bus Latency Memory utilizes all the bandwidth  
in any combination of operating cycles. Address, data  
inputs, and all control signals except output enable and  
linear burst order are synchronized to input clock. Burst  
order control must be tied “High or Low.” Asynchronous  
inputs include the sleep mode enable (ZZ) and Output  
Enable (OE). Write cycles are internally self-timed and  
initiated by the rising edge of the clock input. This feature  
eliminates complex off-chip write pulse generation  
and provides increased timing flexibility for incoming  
signals.  
Fast access times: 2.8, 3.0, 3.5 and 3.8ns  
Fast OE# access times: 2.8, 3.0, 3.5 and 3.8ns  
Separate Core and I/O Power Supply  
Snooze Mode for reduced-standby power  
Individual Byte Write control  
Clock-controlled and registered addresses, data  
I/Os and control signals  
ꢀ
ꢀ
Burst control (interleaved or linear burst)  
Packaging:  
ꢀ119-bump BGA package  
Low capacitive bus loading  
ꢀ
* This product is under development, is not qualified or characterized and is subject to  
change without notice.  
FIG. 1 PIN CONFIGURATION  
(TOP VIEW)  
BLOCK DIAGRAM  
1
VCCQ  
SA  
NC  
2
3
4
5
6
7
SA  
SA  
SA  
SA  
SA  
VCCQ  
NC  
A
B
C
D
E
F
G
H
J
CE2  
SA  
SA  
SA  
VSS  
VSS  
VSS  
BWC  
VSS  
NC  
VSS  
BWD#  
VSS  
ADV#  
VCC  
NC  
CE1#  
OE#  
SA  
WE#  
VCC  
CK  
SA  
SA  
CE2#  
SA  
NC  
DQC  
DQC  
VCCQ  
DQC  
DQC  
VCCQ  
DQD  
DQD  
VCCQ  
DQD  
DQD  
NC  
DQPC  
DQC  
DQC  
DQC  
DQC  
VCC  
DQD  
DQD  
DQD  
DQD  
DQPD  
SA  
VSS  
VSS  
VSS  
BWB#  
VSS  
NC  
VSS  
BWA#  
VSS  
VSS  
VSS  
NC  
DQPB  
DQB  
DQB  
DQB  
DQB  
VCC  
DQA  
DQA  
DQA  
DQA  
DQPA  
SA  
DQB  
DQB  
VCCQ  
DQB  
DQB  
VCCQ  
DQA  
DQA  
VCCQ  
DQA  
DQA  
NC  
2M x 18  
2M x 18  
CK  
CK  
CK  
CKE#  
ADV#  
LBO#  
CS1#  
CS2  
CKE#  
ADV#  
LBO#  
CE1#  
CE2  
CKE#  
ADV#  
LBO#  
CS1#  
CS2  
CE2#  
OE#  
WE#  
ZZ  
CS2#  
OE#  
WE#  
ZZ  
CS2#  
OE#  
WE#  
ZZ  
K
L
Address Bus  
(SA0 – SA20)  
NC  
CKE#  
SA1  
SA0  
VCC  
M
N
P
DQ  
C
DQP  
, DQ  
D
DQ  
A
, DQ  
B
C
, DQPD  
DQP  
A
, DQPB  
VSS  
VSS  
LBO#  
DQ  
A
– DQD  
– DQPD  
R
DQP  
A
T
NC  
VCCQ  
SA  
RFU  
SA  
RFU  
SA  
RFU  
SA  
RFU  
NC  
NC  
ZZ  
VCCQ  
U
White Electronic Designs Corp. reserves the right to change products or specifications without notice.  
July 2002  
Rev. 0  
1
White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com  
1234567...12

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