5秒后页面跳转
捷配首页

Datasheet > WED2ZLRSP01S50BI
WED2ZLRSP01S50BI PDF预览

WED2ZLRSP01S50BI

更新时间： 2024-02-08 19:10:18
品牌 Logo 应用领域
WEDC 静态存储器
页数 文件大小 规格书
13页 350K
描述
512K x 32/256K x 32 Dual Array Synchronous Pipeline Burst NBL SRAM

阅读下载

中文翻译

获取价格

WED2ZLRSP01S50BI 技术参数

生命周期：Obsolete包装说明：PLASTIC, BGA-209
Reach Compliance Code：unknown风险等级：5.84
最长访问时间：5 nsJESD-30 代码：R-PBGA-B209
内存密度：16777216 bit内存集成电路类型：SRAM MODULE
内存宽度：32功能数量：1
端子数量：209字数：524288 words
字数代码：512000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：512KX32封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
认证状态：Not Qualified最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：BALL
端子位置：BOTTOMBase Number Matches：1

WED2ZLRSP01S50BI 数据手册

 浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第2页浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第3页浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第4页浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第5页浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第6页浏览型号WED2ZLRSP01S50BI的Datasheet PDF文件第7页 
WED2ZLRSP01S  
White Electronic Designs  
512K x 32/256K x 32 Dual Array  
Synchronous Pipeline Burst NBL SRAM  
FEATURES  
DESCRIPTION  
The WED2ZLRSP01S, Dual Independent Array, NBL-  
SSRAM device employs high-speed, Low-Power CMOS  
silicon and is fabricated using an advanced CMOS process.  
WEDC’s 24Mb, Sync Burst SRAM MCP integrates two  
totally independent arrays, the first organized as a 512K x  
32, and the second a 256K x 32.  
ꢀ
ꢀ
ꢀ
Fast clock speed: 166, 150, 133, and 100MHz  
Fast access times: 3.5ns, 3.8ns, 4.2ns, and 5.0ns  
Fast OE# access times: 3.5ns, 3.8ns, 4.2ns, and  
5.0ns  
ꢀ
ꢀ
ꢀ
ꢀ
Single +2.5V 5% power supply (VCC)  
All Synchronous inputs pass through registers controlled  
by a positive edge triggered, single clock input per array.  
The NBL or No Bus Latency Memory provides 100% bus  
utilizaton, with no loss of cycles caused by change in modal  
operation (Write to Read/Read to Write). All inputs except  
for Asynchronous Output Enable and Burst Mode control  
are synchronized on the positive or rising edge of Clock.  
Burst order control must be tied either HIGH or LOW, Write  
cycles are internally self-timed, and writes are initiated on  
the rising edge of clock. This feature eliminates the need  
for complex off-chip write pulse generation and proved  
increased timing flexibility for incoming signals.  
Snooze Mode for reduced-standby power  
Individual Byte Write control  
Clock-controlled and registered addresses, data  
I/Os and control signals  
ꢀ
ꢀ
Burst control (interleaved or linear burst)  
Packaging:  
ꢀ
209-bump BGA package  
ꢀ
Low capacitive bus loading  
PIN CONFIGURATION  
(TOP VIEW)  
1
2
3
4
5
6
7
8
9
10  
11  
Vss  
A_DATb0  
A_DATb1  
A_DATb2  
A_DATb3  
A_DATb7  
A_BWEb  
Vcc  
Vss  
Vss  
Vss  
Vcc  
Vcc  
Vcc  
Vss  
Vss  
Vss  
Vss  
Vss  
Vss  
Vss  
Vcc  
Vcc  
Vcc  
Vss  
Vss  
Vss  
A_DATa0  
A_DATa1  
A_DATa2  
A_DATa3  
Vss  
A
B
C
D
E
F
G
H
J
NC  
A_ADR  
A_ADR  
A_ADR  
A_ADR  
A_ADR  
NC  
A_DATb4  
A_ADR  
Vss  
A_DATb5  
A_OE#  
A_DATb6  
A_ADV  
Vcc  
A_DATa4  
A_BWEa  
Vcc  
A_DATa5  
A_ZZ  
A_DATa6  
A_ADR  
Vcc  
A_DATa7  
A_ADR  
A_ADR  
A_ADR1  
A_ADR  
A_ADR  
A_DATd3  
A_DATd7  
Vss  
NC  
A_ADR  
A_ADR  
A_ADR0  
A_ADR  
A_ADR  
NC  
A_CKE#  
A_GWE#  
A_CS2#  
A_CS1#  
A_DATc1  
A_DATc5  
Vss  
Vcc  
A_CK  
Vcc  
Vcc  
Vcc  
Vcc  
Vcc  
Vss  
Vcc  
Vcc  
Vcc  
Vcc  
Vcc  
A_ADR  
A_DATc0  
A_DATc4  
Vss  
A_CS2  
A_DATc2  
A_DATc6  
Vss  
A_BWEc  
A_DATc3  
A_DATc7  
Vss  
A_BWEd  
A_DATd0  
A_DATd4  
Vss  
A_LBO#  
A_DATd1  
A_DATd5  
Vss  
A_ADR  
A_DATd2  
A_DATd6  
Vss  
Vss  
Vss  
Vss  
Vss  
K
L
Vss  
B_DATb0  
B_DATb4  
B_ADR  
Vss  
B_DATb1  
B_DATb5  
B_OE#  
B_DATb2  
B_DATb6  
B_ADV  
Vcc  
B_DAT3  
B_DAT7  
B_BWEb  
Vcc  
B_DATa0  
B_DATa4  
B_BWEa  
Vcc  
B_DATa1  
B_DATa5  
B_ZZ  
B_DATa2  
B_DATa6  
B_ADR  
Vcc  
B_DATa3  
B_DATa7  
B_ADR  
B_ADR  
B_ADR1  
B_ADR  
B_ADR  
B_DATd7  
B_DATd3  
Vss  
NC  
NC  
M
N
P
R
T
U
V
W
B_ADR  
B_ADR  
B_ADR  
B_ADR  
B_ADR  
NC  
B_ADR  
B_ADR  
B_ADR0  
B_ADR  
B_ADR  
NC  
B_CKE#  
B_GWE#  
B_CS2#  
B_CS1#  
B_DATc5  
B_DATc1  
Vcc  
B_CK  
Vcc  
Vcc  
Vcc  
Vcc  
Vcc  
Vss  
Vcc  
Vcc  
Vcc  
Vcc  
Vcc  
NC  
B_CS2  
B_DATc6  
B_DATc2  
B_BWEc  
B_DATc7  
B_DATc3  
B_BWEd  
B_DATd4  
B_DATd0  
B_LBO#  
B_DATd5  
B_DATd1  
B_ADR  
B_DATd6  
B_DATd2  
B_DATc4  
B_DATc0  
Vss  
Vss  
White Electronic Designs Corp. reserves the right to change products or specifications without notice.  
April, 2002  
Rev. 0  
1
White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com  
1234567...13

中文翻译

下载PDF

与WED2ZLRSP01S50BI相关器件

型号 品牌 获取价格 描述 数据表
WED2ZLRSP01S-BC ETC

获取价格

 		NBL SSRAM MCP
WED3C7410E16M400BC WEDC

获取价格

 		RISC Microprocessor Multichip Package
WED3C7410E16M400BC MICROSEMI

获取价格

 		RISC Microprocessor, 400MHz, CMOS, CBGA225, 21 X 25 MM, CERAMIC, BGA-225
WED3C7410E16M-400BC MICROSEMI

获取价格

 		400MHz, RISC PROCESSOR, CBGA225, 21 X 25 MM, CERAMIC, BGA-225
WED3C7410E16M400BH9C WEDC

获取价格

 		7410E RISC Microprocessor HiTCETM Multichip Package
WED3C7410E16M400BH9I WEDC

获取价格

 		7410E RISC Microprocessor HiTCETM Multichip Package
WED3C7410E16M400BH9M WEDC

获取价格

 		7410E RISC Microprocessor HiTCETM Multichip Package
WED3C7410E16M-400BH9M MICROSEMI

获取价格

 		RISC Microprocessor, 400MHz, CMOS, CBGA255, 21 X 25 MM, 3.20 MM HEIGHT, CERAMIC, BGA-255
WED3C7410E16M400BHC WEDC

获取价格

 		7410E RISC Microprocessor HiTCETM Multichip Package
WED3C7410E16M-400BHC MICROSEMI

获取价格

 		RISC Microprocessor, 32-Bit, 400MHz, CMOS, CBGA255, 21 X 25 MM, 3.20 MM HEIGHT, CERAMIC, B

与WED2ZLRSP01S50BI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证