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Datasheet > 晶体管 > 功率场效应晶体管> UPA1730TP-AZ
UPA1730TP-AZ PDF预览

UPA1730TP-AZ

更新时间： 2024-01-01 21:33:31
品牌 Logo 应用领域
日电电子 - NEC 开关
页数 文件大小 规格书
8页 72K
描述
Power Field-Effect Transistor, 28A I(D), 30V, 0.015ohm, 1-Element, P-Channel, Silicon, Metal-oxide Semiconductor FET, POWER, HSOP-8

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UPA1730TP-AZ 技术参数

生命周期：Transferred零件包装代码：SOT
包装说明：SMALL OUTLINE, R-PDSO-G8针数：8
Reach Compliance Code：unknownECCN代码：EAR99
风险等级：5.19雪崩能效等级（Eas）：22.5 mJ
配置：SINGLE WITH BUILT-IN DIODE最小漏源击穿电压：30 V
最大漏极电流 (ID)：28 A最大漏源导通电阻：0.015 Ω
FET 技术：METAL-OXIDE SEMICONDUCTORJESD-30 代码：R-PDSO-G8
JESD-609代码：e6元件数量：1
端子数量：8工作模式：ENHANCEMENT MODE
封装主体材料：PLASTIC/EPOXY封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
极性/信道类型：P-CHANNEL最大脉冲漏极电流 (IDM)：100 A
认证状态：Not Qualified表面贴装：YES
端子面层：TIN BISMUTH端子形式：GULL WING
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
晶体管应用：SWITCHING晶体管元件材料：SILICON
Base Number Matches：1

UPA1730TP-AZ 数据手册

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DATA SHEET  
MOS FIELD EFFECT TRANSISTOR  
PA1730  
µ
SWITCHING  
P-CHANNEL POWER MOS FET  
INDUSTRIAL USE  
DESCRIPTION  
PACKAGE DRAWING (Unit : mm)  
The µ PA1730 is P-Channel MOS Field Effect Transis-  
tor designed for power management applications of  
notebook computers and Li-ion battery protection circuit.  
8
5
; Source  
; Gate  
; Drain  
1,2,3  
4
5,6,7,8  
FEATURES  
• Low on-resistance  
6.0 ±0.3  
1
4
DS(on)1  
R
DS(on)2  
R
DS(on)3  
R
GS  
D
= 9.5 mΩ MAX. (V = –10 V, I = –6.5 A)  
4.4  
5.37 MAX.  
0.8  
GS  
D
= 13.5 mΩ MAX. (V = –4.5 V, I = –6.5 A)  
GS  
D
= 15.0 mΩ MAX. (V = –4.0 V, I = –6.5 A)  
★
iss  
iss  
• Low C : C = 3800 pF TYP.  
0.5 ±0.2  
0.10  
• Built-in G-S protection diode  
1.27 0.78 MAX.  
+0.10  
–0.05  
• Small and surface mount package (Power SOP8)  
0.40  
0.12 M  
ORDERING INFORMATION  
PART NUMBER  
PACKAGE  
µ PA1730G  
Power SOP8  
EQUIVALENT CIRCUIT  
ABSOLUTE MAXIMUM RATINGS (TA = 25°C, All terminals are connected.)  
GS  
DSS  
Drain to Source Voltage (V = 0 V)  
V
V
–30  
20  
V
V
Drain  
DS  
GSS  
Gate to Source Voltage (V = 0 V)  
#
D(DC)  
13.0  
Drain Current (DC)  
Drain Current (pulse) Note1  
I
A
#
#
Body  
Diode  
Gate  
D(pulse)  
52.0  
2.2  
I
A
Note2  
A
Total Power Dissipation (T = 25°C)  
T
P
W
°C  
Gate  
Protection  
Diode  
ch  
T
Channel Temperature  
Storage Temperature  
150  
Source  
stg  
T
–55 to +150 °C  
Notes 1. PW ≤ 10 µs, Duty Cycle ≤ 1 %  
2. Mounted on ceramic substrate of 1200 mm2 x 2.2 mm  
Remark The diode connected between the gate and source of the transistor serves as a protector against ESD.  
When this device actually used, an additional protection circuit is externally required if a voltage  
exceeding the rated voltage may be applied to this device.  
The information in this document is subject to change without notice. Before using this document, please  
confirm that this is the latest version.  
Not all devices/types available in every country. Please check with local NEC representative for  
availability and additional information.  
The mark ★ shows major revised points.  
Document No.  
Date Published November 1999 NS CP(K)  
Printed in Japan  
G14284EJ1V0DS00 (1st edition)  
1999  
©
12345678

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