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UPA1755

更新时间： 2024-01-27 06:20:37
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日电电子 - NEC 开关
页数 文件大小 规格书
8页 61K
描述
SWITCHING N-CHANNEL POWER MOS FET INDUSTRIAL USE

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UPA1755 技术参数

生命周期：Obsolete包装说明：SMALL OUTLINE, R-PDSO-G8
Reach Compliance Code：unknownECCN代码：EAR99
风险等级：5.84配置：SEPARATE, 2 ELEMENTS WITH BUILT-IN DIODE
最小漏源击穿电压：30 V最大漏极电流 (ID)：7 A
最大漏源导通电阻：0.045 ΩFET 技术：METAL-OXIDE SEMICONDUCTOR
JESD-30 代码：R-PDSO-G8元件数量：2
端子数量：8工作模式：ENHANCEMENT MODE
封装主体材料：PLASTIC/EPOXY封装形状：RECTANGULAR
封装形式：SMALL OUTLINE极性/信道类型：N-CHANNEL
最大脉冲漏极电流 (IDM)：28 A认证状态：Not Qualified
表面贴装：YES端子形式：GULL WING
端子位置：DUAL晶体管应用：SWITCHING
晶体管元件材料：SILICONBase Number Matches：1

UPA1755 数据手册

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DATA SHEET  
MOS FIELD EFFECT TRANSISTOR  
PA1755  
µ
SWITCHING  
N-CHANNEL POWER MOS FET  
INDUSTRIAL USE  
PACKAGE DRAWING (Unit : mm)  
DESCRIPTION  
This product is Dual N-channel MOS Field Effect  
Transistor designed for DC/DC converters and power  
management applications of notebook computers.  
8
5
1
2
; Source 1  
; Gate 1  
7, 8; Drain 1  
FEATURES  
3
4
; Source 2  
; Gate 2  
• Dual chip type  
• Low on-resistance  
5, 6; Drain 2  
6.0 ±0.3  
4.4  
1
4
DS(on)1  
GS  
D
R
R
= 32 mΩ MAX. (V = 10 V, I = 3.5 A)  
5.37 Max.  
0.8  
DS(on)2  
GS  
D
= 45 mΩ MAX. (V = 4.5 V, I = 3.5 A)  
iss  
• Low input capacitance C = 895 pF TYP.  
• Built-in G-S protection diode  
0.5 ±0.2  
• Small and surface mount package (Power SOP8)  
0.10  
1.27 0.78 Max.  
+0.10  
–0.05  
0.40  
0.12 M  
ORDERING INFORMATION  
PART NUMBER  
PACKAGE  
EQUIVALENT CIRCUIT  
(1/2 Circuit)  
µPA1755G  
Power SOP8  
Drain  
ABSOLUTE MAXIMUM RATINGS (TA = 25 °C, All terminals are connected.)  
GS  
DSS  
Body  
Diode  
Drain to Source Voltage (V = 0)  
V
V
30  
±20  
V
V
Gate  
DS  
GSS  
Gate to Source Voltage (V = 0)  
D(DC)  
I
Drain Current (DC)  
±7.0  
A
Gate  
Protection  
Diode  
Drain Current (pulse) Note1  
Total Power Dissipation (1 unit) Note2  
Total Power Dissipation (2 unit) Note2  
Channel Temperature  
D(pulse)  
I
±28  
A
Source  
T
P
1.7  
W
W
°C  
°C  
T
P
2.0  
ch  
T
150  
stg  
Storage Temperature  
T
–55 to + 150  
Notes 1. PW ≤ 10 µs, Duty cycle ≤ 1 %  
2. TA = 25 °C, Mounted on ceramic substrate of 2000 mm2 x 1.1 mm  
Remark The diode connected between the gate and source of the transistor serves as a protector against ESD.  
When this device actually used, an additional protection circuit is externally required if a voltage exceeding  
the rated voltage may be applied to this device.  
The information in this document is subject to change without notice. Before using this document, please  
confirm that this is the latest version.  
Not all devices/types available in every country. Please check with local NEC representative for  
availability and additional information.  
Document No.  
Date Published March 1999 NS CP(K)  
Printed in Japan  
G12715EJ1V0DS00 (1st edition)  
1998  
©
12345678

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型号 品牌 获取价格 描述 数据表
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