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MCM67M618BFN12 PDF预览

MCM67M618BFN12

更新时间： 2024-09-18 22:19:55
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 存储内存集成电路静态存储器信息通信管理
页数 文件大小 规格书
12页 170K
描述
64K x 18 Bit BurstRAM Synchronous Fast Static RAM

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MCM67M618BFN12 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：QCCJ, LDCC52,.8SQ
针数：52Reach Compliance Code：unknown
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.68最长访问时间：12 ns
I/O 类型：COMMONJESD-30 代码：S-PQCC-J52
JESD-609代码：e0长度：19.1262 mm
内存密度：1179648 bit内存集成电路类型：CACHE SRAM
内存宽度：18功能数量：1
端口数量：1端子数量：52
字数：65536 words字数代码：64000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：64KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC52,.8SQ封装形状：SQUARE
封装形式：CHIP CARRIER并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified座面最大高度：4.57 mm
最大待机电流：0.095 A最小待机电流：4.75 V
子类别：SRAMs最大压摆率：0.25 mA
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：19.1262 mm
Base Number Matches：1

MCM67M618BFN12 数据手册

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by MCM67M618B/D  
SEMICONDUCTOR TECHNICAL DATA  
MCM67M618B  
Advance Information  
64K x 18 Bit BurstRAM  
Synchronous Fast Static RAM  
With Burst Counter and Self–Timed Write  
The MCM67M618B is a 1,179,648 bit synchronous static random access  
memory designed to provide a burstable, high–performance, secondary cache  
for the MC68040 and PowerPC microprocessors. It is organized as 65,536  
words of 18 bits, fabricated using Motorola’s high–performance silicon–gate  
BiCMOS technology. The device integrates input registers, a 2–bit counter, high  
speed SRAM, and high drive capability outputs onto a single monolithic circuit  
for reduced parts count implementation of cache data RAM applications. Syn-  
chronous design allows precise cycle control with the use of an external clock  
(K). BiCMOS circuitry reduces the overall power consumption of the integrated  
functions for greater reliability.  
FN PACKAGE  
PLASTIC  
CASE 778–02  
PIN ASSIGNMENT  
7
6
5
4
3
2
1 52 51 50 49 48 47  
46 DQ8  
Addresses (A0 – A15), data inputs (DQ0 – DQ17), and all control sig-  
nals, except output enable (G), are clock (K) controlled through posi-  
tive–edge–triggered noninverting registers.  
DQ9  
8
9
DQ10  
V
45 DQ7  
44 DQ6  
10  
11  
12  
CC  
SS  
V
43  
42  
V
V
Bursts can be initiated with either transfer start processor (TSP) or  
transfer start cache controller (TSC) input pins. Subsequent burst  
addresses are generated internally by the MCM67M618B (burst  
sequence imitates that of the MC68040) and controlled by the burst  
address advance (BAA) input pin. The following pages provide more  
detailed information on burst controls.  
Write cycles are internally self–timed and are initiated by the rising  
edge of the clock (K) input. This feature eliminates complex off–chip  
write pulse generation and provides increased flexibility for incoming  
signals.  
CC  
SS  
DQ11  
DQ12  
DQ13  
DQ14  
13  
14  
15  
41 DQ5  
40 DQ4  
39 DQ3  
V
V
DQ15  
DQ16  
DQ17  
16  
17  
18  
19  
20  
38 DQ2  
SS  
CC  
37  
36  
V
V
SS  
CC  
35 DQ1  
34 DQ0  
21 22 23 24 25 26 27 28 29 30 31 32 33  
Dual write enables (LW and UW) are provided to allow individually  
writeable bytes. LW controls DQ0 – DQ8 (the lower bits), while UW  
controls DQ9 – DQ17 (the upper bits).  
This device is ideally suited for systems that require wide data bus  
widths and cache memory.  
PIN NAMES  
A0 – A15 . . . . . . . . . . . . . . . . Address Inputs  
K . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Clock  
BAA . . . . . . . . . . . . Burst Address Advance  
LW . . . . . . . . . . . . Lower Byte Write Enable  
UW . . . . . . . . . . . . Upper Byte Write Enable  
TSP, TSC . . . . . . . . . . . . . . . . Transfer Start  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
DQ0 – DQ17 . . . . . . . . . . Data Input/Output  
•
•
•
•
•
•
•
•
•
•
Single 5 V ± 5% Power Supply  
Fast Access Times: 9/10/12 ns Max  
Byte Writeable via Dual Write Strobes  
Internal Input Registers (Address, Data, Control)  
Internally Self–Timed Write Cycle  
TSP, TSC, and BAA Burst Control Pins  
Asynchronous Output Enable Controlled Three–State Outputs  
Common Data Inputs and Data Outputs  
High Board Density 52–PLCC Package  
3.3 V I/O Compatible  
V
CC  
V
SS  
. . . . . . . . . . . . . . . . + 5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
All power supply and ground pins must be con-  
nected for proper operation of the device.  
The PowerPC name is a trademark of IBM Corp., used under license therefrom.  
This document contains information on a new product under development. Motorola reserves the right to change or discontinue this product without notice.  
REV 1  
7/15/97  
Motorola, Inc. 1997  
1234567...12

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与MCM67M618BFN12相关器件

型号 品牌 获取价格 描述 数据表
MCM67M618BFN12R MOTOROLA

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 		暂无描述
MCM67M618BFN9 MOTOROLA

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 		64K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67M618FN11 MOTOROLA

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 		Cache SRAM, 64KX18, 11ns, BICMOS, PQCC52, PLASTIC, LCC-52
MCM67N518AFN5 MOTOROLA

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 		32KX18 CACHE SRAM, 5ns, PQCC52, PLASTIC, LCC-52
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 		64KX18 CACHE SRAM, PQCC52, PLASTIC, LCC-52
MCM67P618FN6 MOTOROLA

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 		64KX18 APPLICATION SPECIFIC SRAM, 6ns, PQCC52, PLASTIC, LCC-52
MCM67P618FN8 MOTOROLA

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 		64KX18 APPLICATION SPECIFIC SRAM, 8ns, PQCC52, PLASTIC, LCC-52
MCM67P804WJ10 MOTOROLA

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 		256KX4 APPLICATION SPECIFIC SRAM, 6ns, PDSO32, 0.400 INCH, SOJ-32

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