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MCM67Q909ZP12R

更新时间： 2024-11-25 21:10:11
品牌 Logo 应用领域
恩智浦 - NXP 时钟静态存储器内存集成电路
页数 文件大小 规格书
12页 308K
描述
512K X 9 STANDARD SRAM, 5 ns, PBGA86, PLASTIC, BGA-86

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MCM67Q909ZP12R 技术参数

生命周期：Transferred零件包装代码：BGA
包装说明：BGA,针数：86
Reach Compliance Code：unknownECCN代码：3A991
HTS代码：8542.31.00.01风险等级：5.55
Is Samacsys：N最长访问时间：5 ns
JESD-30 代码：R-PBGA-B86长度：17.78 mm
内存密度：4718592 bit内存集成电路类型：STANDARD SRAM
内存宽度：9功能数量：1
端子数量：86字数：524288 words
字数代码：512000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：512KX9封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：2.44 mm
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：BALL端子节距：1.524 mm
端子位置：BOTTOM宽度：16.26 mm
Base Number Matches：1

MCM67Q909ZP12R 数据手册

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Freescale Semiconductor, Inc.  
SEMICONDUCTOR TECHNICAL DATA  
MOTOROLA  
Order this document  
by MCM67Q909/D  
MCM67Q909  
512K x 9 Bit Separate I/O  
Synchronous Fast Static RAM  
The MCM67Q909 is a 4M–bit static random access memory, organized as  
512K words of 9 bits. It features separate TTL input and output buffers, which  
drive 3.3 V output levels, and incorporates input and output registers on–board  
withhighspeedSRAM. Italsofeaturestransparent–writeanddatapass–through  
capabilities.  
ZP PACKAGE  
PBGA  
CASE 896A–02  
The synchronous design allows for precise cycle control with the use of an  
external single clock (K). The addresses (A0 – A18), data input (D0 – D8), data  
output (Q0 – Q8), write–enable (W), chip–enable (E), andoutput–enable(G), are  
registered on the rising edge of clock (K).  
PIN NAMES  
The control pins (E, W, G) function differently in comparison to most synchro-  
nous SRAMs. This device will not deselect with E high. The RAM remains active  
at all times. If E is registered high, the output pins (Q0 – Q8) will be driven if G  
is registered low. The transparent write feature allows the output data to track the  
input data. E, G, and W must be asserted to perform a transparent write (write  
and pass–through). The input data is available at the ouputon the next rising  
edge of clock (K).  
The pass–through function is always enabled. E high disables the write to the  
array while allowing a pass–through cycle to occur on the next rising edge of  
clock (K). Only a registered G high will three–state the outputs.  
The MCM67Q909 is available in an 86–bump surface mount PBGA (Plastic  
Ball Grid Array) package.  
A0 – A18 . . . . . . . . . . . . . . . . . Address Input  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
W . . . . . . . . . . . . . . . . . . . . . . . . Write Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
D0 – D8 . . . . . . . . . . . . . . . . . . . . Data Inputs  
Q0 – Q8 . . . . . . . . . . . . . . . . . . Data Outputs  
K . . . . . . . . . . . . . . . . . . . . . . . . . . Clock Input  
SCK . . . . . . . . . . . . . . . . . . Scan Clock Input  
SE . . . . . . . . . . . . . . . . . . . . . . . Scan Enable  
SDI . . . . . . . . . . . . . . . . . . . . Scan Data Input  
SDO . . . . . . . . . . . . . . . . . Scan Data Output  
V
V
. . . . . . . . . . . . . . . . +5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
CC  
SS  
•
•
•
•
•
•
•
•
•
•
•
•
Single 5 V ± 5% Power Supply  
Fast Cycle Time: 10 ns and 12 ns Max  
Single Clock Operation  
NC . . . . . . . . . . . . . . . . . . . . . No Connection  
PIN ASSIGNMENT  
TTL Input and Output Levels (Outputs LVTTL Compatible)  
Address, Data Input, E, W, and G Registers On–Chip  
100 MHz Maximum Clock Cycle Time  
Self–Timed Write  
Separate Data Input and Output Pins  
Transparent–Write and Pass–Through  
High Output Drive Capability: 50 pF/Output at Rated Access Time  
Boundary Scan Implementation  
4
5
6
7
8
9
1
2
3
A
B
E
W
G
V
SDI SDO A4  
A6 A2  
A0  
CC  
A16 A14  
D7  
K
V
V
D8  
SS  
SS  
C
D
E
F
A15 A17  
Q7  
V
V
V
V
Q8  
Q6  
V
SS  
SS  
SS  
SS  
SS  
V
V
V
V
V
V
V
V
V
D6  
SS  
SS  
SS SS  
SS  
SS  
86–Bump PBGA Package for High Speed Operation  
D5  
V
V
V
V
V
V
CC  
SS  
Q5  
Q3  
D1  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
V
V
V
V
D4 Q4  
CC  
SS  
SS SS  
SS  
SS  
SS  
G
D3  
V
V
V
V
SS  
V
D2  
D0  
Q2  
SS  
SS  
SS  
SS  
H
V
A18  
V
V
V
V
V
SS  
SS SS  
SS  
J
Q1 A12 A10  
V
A9  
A8  
SE  
A5  
A7  
A1  
A3  
Q0  
SS  
K
A13 A11 SCK  
V
CC  
TOP VIEW  
Not to Scale  
REV 6  
7/12/00  
Motorola, Inc. 2000  
For More Information On This Product,  
Go to: www.freescale.com  
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