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MC100EP131MNR4G

更新时间： 2024-11-24 15:45:59
品牌 Logo 应用领域
安森美 - ONSEMI 逻辑集成电路触发器
页数 文件大小 规格书
11页 168K
描述
Quad D Flip-Flop with Set, Reset, and Differential Clock, QFN32, 5x5, 0.5P, 3.1x3.1EP, 1000-REEL

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MC100EP131MNR4G 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：5 X 5 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, QFN-32针数：32
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.62其他特性：NECL MODE: VCC = 0V WITH VEE = -3V TO -5.5V
系列：100EJESD-30 代码：S-XQCC-N32
JESD-609代码：e3长度：5 mm
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：3000000000 Hz
湿度敏感等级：1位数：4
功能数量：1端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC32,.2SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：260
电源：-4.5 V最大电源电流（ICC）：130 mA
传播延迟（tpd）：0.6 ns认证状态：Not Qualified
座面最大高度：1 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40触发器类型：POSITIVE EDGE
宽度：5 mmBase Number Matches：1

MC100EP131MNR4G 数据手册

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MC10EP131, MC100EP131  
3.3V / 5VꢀECL Quad D  
Flip−Flop with Set, Reset,  
and Differential Clock  
Description  
http://onsemi.com  
MARKING  
The MC10/100EP131 is a Quad Master−slaved D flip−flop with  
common set and separate resets. The device is an expansion of the  
E131 with differential common clock and individual clock enables.  
With AC performance faster than the E131 device, the EP131 is ideal  
for applications requiring the fastest AC performance available.  
Each flip−flop may be clocked separately by holding Common  
DIAGRAM*  
MCxxx  
EP131  
AWLYYWWG  
Clock (C ) LOW and C HIGH, then using the differential Clock  
C
C
Enable inputs for clocking (C , C ).  
0−3 0−3  
Common clocking is achieved by holding the differential inputs  
LQFP−32  
FA SUFFIX  
CASE 873A  
C
LOW and C  
HIGH while using the differential Common  
0−3  
0−3  
Clock (C ) to clock all four flip−flops. When left floating open, any  
C
differential input will disable operation due to input pulldown resistors  
forcing an output default state.  
1
Individual asynchronous resets (R ) and an asynchronous set  
0−3  
MCxxx  
EP131  
(SET) are provided.  
Data enters the master when both C and C  
transfers to the slave when either C or C (or both) go HIGH.  
The 100 Series contains temperature compensation.  
32  
1
are LOW, and  
C
0−3  
AWLYYWWG  
QFN32  
MN SUFFIX  
CASE 488AM  
C
0−3  
G
Features  
xxx  
A
= 10 or 100  
= Assembly Location  
• 460 ps Typical Propagation Delay  
• Maximum Frequency > 3 GHz Typical  
• Differential Individual and Common Clocks  
• Individual Asynchronous Resets  
• Asynchronous Set  
WL, L = Wafer Lot  
YY, Y = Year  
WW, W = Work Week  
G or G = Pb−Free Package  
(Note: Microdot may be in either location)  
• PECL Mode Operating Range: V = 3.0 V to 5.5 V  
*For additional marking information, refer to  
Application Note AND8002/D.  
CC  
with V = 0 V  
EE  
• NECL Mode Operating Range: V = 0 V  
CC  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 9 of this data sheet.  
with V = −3.0 V to −5.5 V  
EE  
• Open Input Default State  
• Safety Clamp on Inputs  
• Q Output Will Default LOW with Inputs Open or at V  
• Pb−Free Packages are Available  
EE  
©
Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
November, 2006 − Rev. 10  
MC10EP131/D  
1234567...11

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MC100EP131MNR4G 替代型号

型号 品牌 替代类型 描述 数据表
MC100EP451FAR2G ONSEMI

完全替代

 3.3V / 5V ECL 6−Bit Differential Register with Master Reset
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