5秒后页面跳转
捷配首页

Datasheet > 暂无类别数据> MC100EP139DWG
MC100EP139DWG PDF预览

MC100EP139DWG

更新时间： 2024-11-20 05:22:27
品牌 Logo 应用领域
安森美 - ONSEMI 时钟发生器
页数 文件大小 规格书
14页 192K
描述
3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation Chip

阅读下载

中文翻译

获取价格

MC100EP139DWG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP20,.4针数：20
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：1.05
其他特性：NECL MODE: VCC = 0V WITH VEE = -3V TO -5.5V系列：100E
输入调节：DIFFERENTIALJESD-30 代码：R-PDSO-G20
JESD-609代码：e3长度：12.8 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：20实输出次数：4
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：OPEN-EMITTER封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP20,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：-3.0/-5.5/3.3/5.0 V
Prop。Delay @ Nom-Sup：1.1 ns传播延迟（tpd）：0.9 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2.65 mm子类别：Clock Drivers
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：7.5 mm
最小 fmax：1500 MHzBase Number Matches：1

MC100EP139DWG 数据手册

 浏览型号MC100EP139DWG的Datasheet PDF文件第2页浏览型号MC100EP139DWG的Datasheet PDF文件第3页浏览型号MC100EP139DWG的Datasheet PDF文件第4页浏览型号MC100EP139DWG的Datasheet PDF文件第5页浏览型号MC100EP139DWG的Datasheet PDF文件第6页浏览型号MC100EP139DWG的Datasheet PDF文件第7页 
MC10EP139, MC100EP139  
3.3V / 5VꢀECL ÷2/4, ÷4/5/6  
Clock Generation Chip  
Description  
The MC10/100EP139 is a low skew ÷2/4, ÷4/5/6 clock generation chip  
designed explicitly for low skew clock generation applications. The  
internal dividers are synchronous to each other, therefore, the common  
output edges are all precisely aligned. The device can be driven by either  
a differential or single−ended ECL or, if positive power supplies are used,  
http://onsemi.com  
MARKING  
DIAGRAMS*  
LVPECL input signals. In addition, by using the V output, a sinusoidal  
BB  
source can be AC coupled into the device. If a single−ended input is to be  
HEP or KEP  
used, the V output should be connected to the CLK input and bypassed  
to ground via a 0.01 mF capacitor.  
BB  
139  
ALYWG  
G
1
The common enable (EN) is synchronous so that the internal dividers  
will only be enabled/disabled when the internal clock is already in the  
LOW state. This avoids any chance of generating a runt clock pulse on  
the internal clock when the device is enabled/disabled as can happen with  
an asynchronous control. The internal enable flip−flop is clocked on the  
falling edge of the input clock, therefore, all associated specification  
limits are referenced to the negative edge of the clock input.  
TSSOP−20  
DT SUFFIX  
CASE 948E  
20  
MCXXXEP139  
AWLYYWWG  
1
Upon start−up, the internal flip−flops will attain a random state;  
therefore, for systems which utilize multiple EP139s, the master reset  
(MR) input must be asserted to ensure synchronization. For systems  
which only use one EP139, the MR pin need not be exercised as the  
internal divider design ensures synchronization between the ÷2/4 and the  
SOIC−20  
DW SUFFIX  
CASE 751D  
1
20  
÷4/5/6 outputs of a single device. All V  
and V pins must be  
1
CC  
EE  
XXXX  
externally connected to power supply to guarantee proper operation.  
The 100 Series contains temperature compensation.  
EP139  
ALYWG  
G
QFN−20  
MN SUFFIX  
CASE 485E  
Features  
• Maximum Frequency > 1.0 GHz Typical  
• 50 ps Output−to−Output Skew  
• PECL Mode Operating Range: V = 3.0 V to 5.5 V  
CC  
HEP  
KEP  
XXX  
A
L,WL  
Y, YY  
= MC10EP  
with V = 0 V  
= MC100EP  
= 10 or 100  
= Assembly Location  
= Wafer Lot  
= Year  
EE  
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −3.0 V to −5.5 V  
EE  
• Open Input Default State  
W, WW = Work Week  
• Safety Clamp on Inputs  
G or G = Pb−Free Package  
• Synchronous Enable/Disable  
(Note: Microdot may be in either location)  
• Master Reset for Synchronization of Multiple Chips  
*For additional marking information, refer to  
Application Note AND8002/D.  
• V Output  
BB  
• Pb−Free Packages are Available  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 11 of this data sheet.  
©
Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
December, 2006 − Rev. 7  
MC10EP139/D  
1234567...14

中文翻译

下载PDF

MC100EP139DWG 替代型号

型号 品牌 替代类型 描述 数据表
MC100EP139DWR2G ONSEMI

完全替代

 3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation C
MC10EP139DWR2G ONSEMI

类似代替

 3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation C
MC100LVEL14DWR2G ONSEMI

类似代替

 3.3V ECL 1:5 Clock Distribution Chip

与MC100EP139DWG相关器件

型号 品牌 获取价格 描述 数据表
MC100EP139DWR2 ONSEMI

获取价格

 		±2/4, ±4./5/6 Clock Generation Chip
MC100EP139DWR2G ONSEMI

获取价格

 		3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation C
MC100EP139MNG ONSEMI

获取价格

 		3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation C
MC100EP139MNTXG ONSEMI

获取价格

 		3.3V / 5V ECL ±2/4, ±4/5/6 Clock Generation C
MC100EP14 ONSEMI

获取价格

 		3.3V / 5V 1:5 Differential ECL/PECL/HSTL Clock Driver
MC100EP14_06 ONSEMI

获取价格

 		3.3V / 5V 1:5 Differential ECL/PECL/HSTL Clock Driver
MC100EP140 ONSEMI

获取价格

 		3.3VECL Phase-Frequency Detector
MC100EP140_06 ONSEMI

获取价格

 		3.3V ECL Phase−Frequency Detector
MC100EP140D ONSEMI

获取价格

 		3.3VECL Phase-Frequency Detector
MC100EP140DG ONSEMI

获取价格

 		3.3V ECL Phase−Frequency Detector

与MC100EP139DWG相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证