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Datasheet > 信号电路 > 锁相环或频率合成电路> MC100EP140D
MC100EP140D PDF预览

MC100EP140D

更新时间： 2024-01-01 14:47:41
品牌 Logo 应用领域
安森美 - ONSEMI 信号电路锁相环或频率合成电路光电二极管
页数 文件大小 规格书
8页 59K
描述
3.3VECL Phase-Frequency Detector

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MC100EP140D 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOIC-8
针数：8Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.14
Is Samacsys：N其他特性：NECL MODE : VCC = 0V WITH VEE = -3V TO -3.6V
模拟集成电路 - 其他类型：PHASE DETECTORJESD-30 代码：R-PDSO-G8
JESD-609代码：e0长度：4.9 mm
湿度敏感等级：1标称负供电电压 (Vsup)：-4.5 V
功能数量：1端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP8,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：240
电源：-4.5 V认证状态：Not Qualified
座面最大高度：1.75 mm子类别：PLL or Frequency Synthesis Circuits
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：ECL100K温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3.9 mm
Base Number Matches：1

MC100EP140D 数据手册

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MC100EP140  
3.3VĄECL Phase-Frequency  
Detector  
The MC100EP140 is a three state phase frequency–detector intended for  
phase–locked loop applications which require a minimum amount of phase  
and frequency difference at lock. Since the part is designed with fully  
differential internal gates, the noise is reduced throughout the circuit,  
especially at high speeds. The basic operation of a Phase/Frequency  
Detector (PFD) is to “compare” an incoming signal (feedback) to a set  
reference signal. When the Reference (R) and Feedback (FB) inputs are  
unequal in frequency and/or phase, the differential UP (U) and DOWN  
(D) outputs will provide pulse streams which, when subtracted and  
integrated, provide an error voltage for control of a VCO. Detector  
states of operation are shown in the Figure 2 and the State Table.  
The device is packaged in a small outline, surface mount 8–lead  
SOIC package. The typical output amplitude of the EP140 is 400 mV,  
allowing faster switching time and greater bandwidth. For proper  
operation, the input edge rate of the R and FB inputs should be less  
than 5 ns.  
http://onsemi.com  
MARKING  
DIAGRAM  
8
SO–8  
D SUFFIX  
CASE 751  
KP140  
ALYW  
8
1
1
KP= MC100EP  
A
L
= Assembly Location  
= Wafer Lot  
More information on Phase Lock Loop operation and application can  
be found in AND8040.  
The pinout is shown in Figure 1, the logic diagram in Figure 3, and  
the typical termination in Figure 5.  
Y
= Year  
W = Work Week  
• 500 ps Typical Propagation Delay  
• Maximum Frequency > 2.1 GHz Typical  
• Fully Differential Internally  
• Advanced High Band Output Swing of 400 mV  
ORDERING INFORMATION  
• Transfer Gain: 1.0 mV/Degree at 1.4 GHz  
Device  
Package  
Shipping  
1.2 mV/Degree at 1.0 GHz  
MC100EP140D  
SO–8  
98 Units/Rail  
• Rise and Fall Time: 100 ps Typical  
• The 100 Series Contains Temperature Compensation  
MC100EP140DR2  
SO–8  
2500 Units/Reel  
• PECL Mode Operating Range: V = 3.0 V to 3.6 V  
CC  
with V = 0 V  
EE  
• NECL Mode Operating Range: V = 0 V  
CC  
with V = –3.0 V to –3.6 V  
EE  
• Open Input Default State  
Semiconductor Components Industries, LLC, 2002  
1
Publication Order Number:  
September, 2002 – Rev. 5  
MC100EP140/D  
12345678

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MC100EP140D 替代型号

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