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EDE5108AJBG-1J-E

更新时间： 2024-11-08 06:55:55

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尔必达 - ELPIDA		动态存储器双倍数据速率
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描述
512M bits DDR2 SDRAM

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EDE5108AJBG-1J-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA60,9X11,32
针数：	60	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.28
风险等级：	5.82	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	0.35 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	533 MHz	I/O 类型：	COMMON
交错的突发长度：	4,8	JESD-30 代码：	R-PBGA-B60
JESD-609代码：	e1	长度：	10.5 mm
内存密度：	536870912 bit	内存集成电路类型：	DDR DRAM
内存宽度：	8	功能数量：	1
端口数量：	1	端子数量：	60
字数：	67108864 words	字数代码：	64000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	64MX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA60,9X11,32
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.8 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	4,8	最大待机电流：	0.01 A
子类别：	DRAMs	最大压摆率：	0.19 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10 mm	Base Number Matches：	1

EDE5108AJBG-1J-E 数据手册

DATA SHEET

512M bits DDR2 SDRAM

EDE5108AJBG-1J (64M words × 8 bits, 1066Mbps)

EDE5116AJBG-1J (32M words × 16 bits, 1066Mbps)

Specifications

Features

• Density: 512M bits

• Double-data-rate architecture; two data transfers per

clock cycle

• Organization

• The high-speed data transfer is realized by the 4 bits

prefetch pipelined architecture

16M words × 8 bits × 4 banks (EDE5108AJBG)

8M words × 16 bits × 4 banks (EDE5116AJBG)

• Package

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

60-ball FBGA (EDE5108AJBG)

84-ball FBGA (EDE5116AJBG)

Lead-free (RoHS compliant)

• Power supply: VDD, VDDQ = 1.8V ± 0.1V

• Data rate: 1066Mbps (max.)

• 1KB page size (EDE5108AJBG)

Row address: A0 to A13

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

Column address: A0 to A9

• 2KB page size (EDE5116AJBG)

Row address: A0 to A12

• Data mask (DM) for write data

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

Column address: A0 to A9

• Four internal banks for concurrent operation

• Interface: SSTL_18

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• Programmable RDQS, /RDQS output for making × 8

organization compatible to × 4 organization

• Burst lengths (BL): 4, 8

• Burst type (BT):

• /DQS, (/RDQS) can be disabled for single-ended

Data Strobe operation

Sequential (4, 8)

Interleave (4, 8)

• /CAS Latency (CL): 3, 4, 5, 6, 7

• Precharge: auto precharge option for each burst

access

• Driver strength: normal/weak

• Refresh: auto-refresh, self-refresh

• Refresh cycles: 8192 cycles/64ms

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1174E30 (Ver. 3.0)

Date Published November 2008 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2007-2008

12 3 4 5 6 7...77

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EDE5108AJSE	ELPIDA	获取价格	512M bits DDR2 SDRAM
EDE5108AJSE-6E-E	ELPIDA	获取价格	512M bits DDR2 SDRAM
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