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ZL30409/DDB

更新时间： 2024-10-30 21:12:23
品牌 Logo 应用领域
美高森美 - MICROSEMI 光电二极管
页数 文件大小 规格书
32页 318K
描述
Telecom IC, PDSO48,

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ZL30409/DDB 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
针数：48Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.7
Is Samacsys：NJESD-30 代码：R-PDSO-G48
端子数量：48最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
电源：3.3 V认证状态：Not Qualified
子类别：Other Telecom ICs最大压摆率：50 mA
标称供电电压：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
Base Number Matches：1

ZL30409/DDB 数据手册

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ZL30409  
T1/E1 System Synchronizer  
with Stratum 3 Holdover  
Data Sheet  
March 2006  
Features  
•
•
•
•
Supports Telcordia GR-1244-CORE Stratum 4  
timing for DS1 interfaces  
Ordering Information  
ZL30409/DDA 48 Pin SSOP  
ZL30409/DDB 48 Pin SSOP  
Tubes  
Tape and Reel  
Supports ETSI ETS 300 011, TBR 4, TBR 12 and  
TBR 13 timing for E1 interfaces  
ZL30409DDF1 48 Pin SSOP* Trays, Bake & Drypack  
ZL30409DDE1 48 Pin SSOP* Tubes, Bake & Drypack  
Selectable 19.44 MHz, 2.048 MHz, 1.544 MHz or  
8 kHz input reference signals  
*Pb Free Matte Tin  
-40°C to +85°C  
Provides C1.5, C2, C4, C6, C8, C16, and C19  
(STS-3/OC3 clock divided by 8) output clock  
signals  
Applications  
•
Synchronization and timing control for multitrunk  
T1,E1 and STS-3/OC3 systems  
•
•
•
•
•
•
•
Provides 5 styles of 8 KHz framing pulses  
Holdover frequency accuracy of 0.05 PPM  
Holdover indication  
•
ST-BUS clock and frame pulse sources  
Attenuates wander from 1.9 Hz  
Fast lock mode  
Description  
The ZL30409 T1/E1 System Synchronizer contains a  
digital phase-locked loop (DPLL), which provides timing  
and synchronization signals for multitrunk T1 and E1  
primary rate transmission links.  
Provides Time Interval Error (TIE) correction  
Accepts reference inputs from two independent  
sources  
The ZL30409 generates ST-BUS clock and framing  
signals that are phase locked to either a 19.44 MHz,  
2.048 MHz, 1.544 MHz, or 8 kHz input reference.  
•
JTAG Boundary Scan  
LOCK  
OSCi  
OSCo  
TCLR  
VDD  
GND  
Virtual  
Reference  
Master Clock  
C19o  
C1.5o  
C2o  
C4o  
C6o  
C8o  
C16o  
F0o  
F8o  
F16o  
RSP  
TIE  
Corrector  
Circuit  
TCK  
TDI  
TMS  
TRST  
TDO  
DPLL  
IEEE  
1149.1a  
Output  
Interface  
Circuit  
Selected  
Reference  
State  
Select  
Reference  
Select  
PRI  
SEC  
Input  
Impairment  
Monitor  
MUX  
State  
Select  
TIE  
Corrector  
Enable  
TSP  
Reference  
Select  
Frequency  
Select  
MUX  
Feedback  
RSEL  
Control State Machine  
MS1 MS2  
RST HOLDOVER PCCi FLOCK  
FS1  
FS2  
Figure 1 - Functional Block Diagram  
Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,  
France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2003-2006, Zarlink Semiconductor Inc. All Rights Reserved.  
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型号 品牌 获取价格 描述 数据表
ZL30409/DDE ZARLINK

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 		T1/E1 System Synchronizer with Stratum 3 Holdover
ZL30409/DDF ZARLINK

获取价格

 		T1/E1 System Synchronizer with Stratum 3 Holdover
ZL30409_06 ZARLINK

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 		T1/E1 System Synchronizer with Stratum 3 Holdover
ZL30409DDA1 ZARLINK

获取价格

 		Telecom Circuit, 1-Func, PDSO48, 0.300 INCH, LEAD FREE, MO-118AA, SSOP-48
ZL30409DDB1 ZARLINK

获取价格

 		Telecom Circuit, 1-Func, PDSO48, 0.300 INCH, MO-118AA, SSOP-48
ZL30409DDB1 MICROSEMI

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