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ZL30414QGG1

更新时间： 2024-10-30 17:51:55

品牌	Logo	应用领域
加拿大卓联 - ZARLINK		ATM 异步传输模式电信电信集成电路
页数	文件大小	规格书
25页	281K
描述
Support Circuit, 1-Func, PQFP64, 10 X 10 MM, 1 MM HEIGHT, LEAD FREE, MS-026ACD, TQFP-64

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ZL30414QGG1 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	HTFQFP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.82
应用程序：	SONET;SDH	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e3	长度：	10 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	64	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	HTFQFP	封装形状：	SQUARE
封装形式：	FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1.2 mm
标称供电电压：	3.3 V	表面贴装：	YES
电信集成电路类型：	ATM/SONET/SDH SUPPORT CIRCUIT	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
Base Number Matches：	1

ZL30414QGG1 数据手册

ZL30414

SONET/SDH Clock Multiplier PLL

Data Sheet

July 2011

Features

•

Meets jitter requirements of Telcordia GR-253-

CORE for OC-192, OC-48, OC-12, and OC-3

rates

Ordering Information

ZL30414QGG1

64 Pin TQFP* Trays, Bake & Drypack

•

Meets jitter requirements of ITU-T G.813 for STM-

64, STM-16, STM-4 and STM-1 rates

*Pb Free Matte Tin

-40C to +85C

Provides four LVPECL differential output clocks at

622.08 MHz

Description

•

Provides a CML differential clock at 155.52 MHz

The ZL30414 is an analog phase-locked loop (APLL)

designed to provide jitter attenuation and rate

conversion for SDH (Synchronous Digital Hierarchy)

and SONET (Synchronous Optical Network)

networking equipment. The ZL30414 generates very

low jitter clocks that meet the jitter requirements of

Telcordia GR-253-CORE OC-192, OC-48, OC-12, OC-

3 rates and ITU-T G.813 STM-64, STM-16, STM-4 and

STM-1 rates.

Provides a single-ended CMOS clock at

19.44 MHz

•

Lock Indicator

Provides enable/disable control of output clocks

Accepts a CMOS reference at 19.44 MHz

3.3 V supply

The ZL30414 accepts a CMOS compatible reference

at 19.44 MHz and generates four LVPECL differential

output clocks at 622.08 MHz, a CML differential

clock at 155.52 MHz and a single-ended CMOS

clock at 19.44 MHz. The output clocks can be

individually enabled or disabled. The ZL30414

provides a LOCK indication.

Applications

•

SONET/SDH line cards

Network Element timing cards

C622oEN-A

C622oEN-B

C622oEN-C

C622oEN-D

LPF

C622oP/N-A

Frequency

& Phase

C19i

C622oP/N-B

Frequency

Loop

Filter

VCO

Dividers

C622oP/N-C

Detector

and

Clock

Drivers

C622oP/N-D

19.44MHz

C155oP/N

C19o

Reference

and

Bias Circuit

State

Machine

C155oEN

C19oEN

VDD GND VCC

LOCK

BIAS

Figure 1 - Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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