Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ZL30415GGG2

ZL30415GGG2

更新时间： 2024-11-19 03:08:35

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加拿大卓联 - ZARLINK		ATM集成电路 SONET集成电路 SDH集成电路电信集成电路电信电路异步传输模式时钟
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SONET/SDH Clock Multiplier PLL

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ZL30415GGG2 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	LFBGA,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.82
Is Samacsys：	N	应用程序：	SONET;SDH
JESD-30 代码：	S-PBGA-B64	长度：	8 mm
功能数量：	1	端子数量：	64
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	1.41 mm	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：	INDUSTRIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	8 mm
Base Number Matches：	1

ZL30415GGG2 数据手册

ZL30415

SONET/SDH Clock Multiplier PLL

Data Sheet

September 2006

Features

•

Meets jitter requirements of Telcordia GR-253-

Ordering Information

CORE for OC-12, OC-3, and OC-1 rates

ZL30415GGC 64 Ball CABGA Trays

ZL30415GGF 64 Ball CABGA Tape & Reel,

Bake & Drypack

Meets jitter requirements of ITU-T G.813 for STM-

4, and STM-1 rates

Provides one differential LVPECL output clock

selectable to 19.44 MHz, 38.88 MHz, 77.76 MHz,

155.52 MHz, or 622.08 MHz

ZL30415GGG2 64 Ball CABGA** Trays, Bake & Drypack

ZL30415GGF2 64 Ball CABGA** Tape & Reel,

Bake & Drypack

**Pb Free Tin/Silver/Copper

-40°C to +85°C

•

Provides a single-ended CMOS output clock at

19.44 MHz

Description

The ZL30415 is an analog phase-locked loop (APLL)

designed to provide jitter attenuation and rate

conversion for SDH (Synchronous Digital Hierarchy)

and SONET (Synchronous Optical Network)

networking equipment. The ZL30415 generates low

jitter output clocks that meet the jitter requirements of

Telcordia GR-253-CORE OC-12, OC-3, OC-1 rates

and ITU-T G.813 STM-4 and STM-1 rates.

Accepts a single-ended CMOS reference at

19.44 MHz or a differential LVDS, LVPECL, or

CML reference at 19.44 MHz or 77.76 MHz

•

Provides a LOCK indication

3.3 V supply

Applications

The ZL30415 accepts a CMOS compatible reference

at 19.44 MHz or a differential LVDS, LVPECL, or CML

reference at 19.44 MHz or 77.76 MHz and generates a

differential LVPECL output clock selectable to

19.44 MHz, 38.88 MHz, 77.76 MHz, 155.52 MHz, or

622.08 MHz, and a single-ended CMOS clock at

19.44 MHz. The ZL30415 provides a lock indication.

•

SONET/SDH line cards

LPF

REF_SEL

FS3 FS2 FS1

C19o, C38o, C77o,

C155o, C622o,

LVPECL output

C19i

Frequency

& Phase

Detector

Loop

Filter

VCO

Reference

Selection

MUX

OC-CLKoP/N

C19o

Frequency

Dividers

and

REFinP/N

19.44 MHz and 77.76 MHz

Clock

Drivers

Reference

and

C19i or C77i

State

Machine

CML, LVDS,

Bias Circuit

LVPECL input

REF_FREQ

LOCK

BIAS

VCC GND VDD

C19oEN

Figure 1 - Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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