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ZL30409DDB1

更新时间： 2024-10-30 19:56:55
品牌 Logo 应用领域
加拿大卓联 - ZARLINK 电信光电二极管电信集成电路
页数 文件大小 规格书
32页 297K
描述
Telecom Circuit, 1-Func, PDSO48, 0.300 INCH, MO-118AA, SSOP-48

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ZL30409DDB1 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：SSOP,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.63
JESD-30 代码：R-PDSO-G48JESD-609代码：e3
长度：15.88 mm功能数量：1
端子数量：48最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：2.79 mm
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.64 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.49 mm
Base Number Matches：1

ZL30409DDB1 数据手册

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ZL30409  
T1/E1 System Synchronizer  
with Stratum 3 Holdover  
Data Sheet  
November 2004  
Features  
•
•
•
•
Supports Telcordia GR-1244-CORE Stratum 4  
timing for DS1 interfaces  
Ordering Information  
ZL30409/DDA  
48 Pin SSOP Tubes  
Supports ETSI ETS 300 011, TBR 4, TBR 12 and  
TBR 13 timing for E1 interfaces  
ZL30409/DDB  
ZL40409DDB1  
48 Pin SSOP Tape and Reel  
48 Pin SSOP* Tape and Reel  
*Pb Free Matte Tin  
Selectable 19.44 MHz, 2.048 MHz, 1.544 MHz or  
8 kHz input reference signals  
-40°C to +85°C  
Provides C1.5, C2, C4, C6, C8, C16, and C19  
(STS-3/OC3 clock divided by 8) output clock  
signals  
Applications  
•
Synchronization and timing control for multitrunk  
T1,E1 and STS-3/OC3 systems  
•
•
•
•
•
•
•
Provides 5 styles of 8 KHz framing pulses  
Holdover frequency accuracy of 0.05 PPM  
Holdover indication  
•
ST-BUS clock and frame pulse sources  
Description  
Attenuates wander from 1.9 Hz  
Fast lock mode  
The ZL30409 T1/E1 System Synchronizer contains a  
digital phase-locked loop (DPLL), which provides timing  
and synchronization signals for multitrunk T1 and E1  
primary rate transmission links.  
Provides Time Interval Error (TIE) correction  
Accepts reference inputs from two independent  
sources  
The ZL30409 generates ST-BUS clock and framing  
signals that are phase locked to either a 19.44 MHz,  
2.048 MHz, 1.544 MHz, or 8 kHz input reference.  
•
JTAG Boundary Scan  
LOCK  
OSCi  
OSCo  
TCLR  
VDD  
GND  
Virtual  
Reference  
Master Clock  
C19o  
C1.5o  
C2o  
C4o  
C6o  
C8o  
C16o  
F0o  
F8o  
F16o  
RSP  
TIE  
Corrector  
Circuit  
TCK  
TDI  
TMS  
TRST  
TDO  
DPLL  
IEEE  
1149.1a  
Output  
Interface  
Circuit  
Selected  
Reference  
State  
Select  
Reference  
Select  
PRI  
SEC  
Input  
Impairment  
Monitor  
MUX  
State  
Select  
TIE  
Corrector  
Enable  
TSP  
Reference  
Select  
Frequency  
Select  
MUX  
Feedback  
RSEL  
Control State Machine  
MS1 MS2  
RST HOLDOVER PCCi FLOCK  
FS1  
FS2  
Figure 1 - Functional Block Diagram  
Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,  
France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2003-2004, Zarlink Semiconductor Inc. All Rights Reserved.  
1234567...32

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型号 品牌 获取价格 描述 数据表
ZL30409DDE1 ZARLINK

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