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TNETA1622DWR

更新时间： 2024-11-23 13:14:51
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德州仪器 - TI 时钟
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TNETA1622DWR 数据手册

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SDNS017C − FEBRUARY 1994 − REVISED DECEMBER 1995  
DW PACKAGE  
(TOP VIEW)  
D Recovers a 622.08-MHz Clock Signal From  
a 622.08-Mbit/s STS-12/STM-4 NRZ Data  
Stream  
V
V
1
2
3
4
5
6
7
8
9
10  
20 GND  
CC  
CC  
D Accepts Pseudo-ECL (PECL) Input Voltage  
19  
18  
17  
16  
15  
14  
13  
12  
11  
GND  
Levels on the Input Data Stream  
NC  
GND  
DATAOUT  
DATAOUT  
D Requires a Single 5-V Supply  
D Provides PECL-Clock and PECL-Data  
DATAIN  
DATAIN  
GND  
V
V
CC  
CC  
Outputs  
CLKOUT  
CLKOUT  
GND  
description  
V
CC  
CAPOUTN  
CAPOUTP  
The TNETA1622 recovers an embedded clock  
signal from a 622.08-Mbit/s STS-12/STM-4  
nonreturn-to-zero (NRZ) data stream using a  
frequency/phase-locked loop. The device  
accepts PECL (ECL signals referenced to 5 V  
instead of GND) input-voltage levels. The  
recovered clock and data outputs are PECL  
compatible. The serial data input and recovered  
clock and data outputs are differential to provide  
maximum noise immunity.  
GND  
NC − No internal connection  
The TNETA1622 requires only a positive 5-V supply (5 V 5%) for operation. The TNETA1622 is characterized  
for operation over a temperature range of −40°C to 85°C.  
functional block diagram  
CAPOUTP CAPOUTN  
Voltage-  
Controlled  
Oscillator  
Frequency-  
and-Phase  
Detector  
Charge  
Pump/Loop  
Filter  
DATAIN  
DATAIN  
Transition  
Detector  
DATAOUT  
DATAOUT  
CLKOUT  
CLKOUT  
Retiming  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
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Copyright 1995, Texas Instruments Incorporated  
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1
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POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443  
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TNETA1630DW TI

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