SY100E431JCTR

更新时间： 2024-11-19 22:42:35

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麦瑞 - MICREL		触发器逻辑集成电路
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描述
3-BIT DIFFERENTIAL FLIP-FLOP

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SY100E431JCTR 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	PLASTIC, LCC-28	Reach Compliance Code：	not_compliant
风险等级：	5.74	其他特性：	WITH DIFFERENTIAL CLOCK
系列：	100E	JESD-30 代码：	S-PQCC-J28
JESD-609代码：	e0	长度：	11.48 mm
逻辑集成电路类型：	D FLIP-FLOP	最大频率@ Nom-Sup：	1100000000 Hz
湿度敏感等级：	1	位数：	1
功能数量：	3	端子数量：	28
最高工作温度：	85 °C	最低工作温度：
输出特性：	OPEN-EMITTER	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装等效代码：	LDCC28,.5SQ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	包装方法：	TAPE AND REEL
峰值回流温度（摄氏度）：	240	电源：	-4.5 V
最大电源电流（ICC）：	152 mA	传播延迟（tpd）：	0.8 ns
认证状态：	Not Qualified	座面最大高度：	4.57 mm
子类别：	FF/Latches	表面贴装：	YES
技术：	ECL	温度等级：	COMMERCIAL EXTENDED
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	触发器类型：	POSITIVE EDGE
宽度：	11.48 mm	最小 fmax：	1100 MHz
Base Number Matches：	1

SY100E431JCTR 数据手册

3-BIT DIFFERENTIAL

FLIP-FLOP

SY10E431

SY100E431

DESCRIPTION

FEATURES

■ Differential D, clock and Q

The SY10/100E431 are 3-bit flip-flops with differential

clock, data input and data output.

■ Extended 100E VEE range of –4.2V to –5.5V

■ VBB output for single-ended use

The asynchronous Set and Reset controls are edge-

triggered rather than level controlled. This allows the user

to rapidly set or reset the flip-flop and then continue

clocking at the next clock edge without the necessity of

de-asserting the set/reset signal (as would be the case

with a level controlled set/reset).

The E431 is also designed with larger internal swings,

an approach intended to minimize the time spent crossing

the threshold region and thus reduces the metastability

susceptibility window.

■ 1100MHz min. toggle frequency

■ Edge-triggered asynchronous set and reset

■ Fully compatible with Motorola MC10E/100E431

■ Available in 28-pin PLCC package

BLOCK DIAGRAM

PIN CONFIGURATION

CLK

24 23 22 21 20 19

CLK1

VCC

TOP VIEW

PLCC

VEE

J28-1

CLK

10 11

CLK

PIN NAMES

D[0:2], D[0:2]

CLK[0:2], CLK[0:2]

S[0:2]

Function

Differential Data Inputs

Differential Clock Inputs

Edge Triggered Set Inputs

(1)

TRUTH TABLE

CLKn

R[0:2]

Edge Triggered Reset Inputs

VBB Reference Output

Differential Data Outputs

VCC to Output

VBB

Q[0:2], Q[0:2]

VCCO

NOTE:

1. Z = LOW-to-HIGH transition.

Rev.: C

Amendment:/1

Issue Date: February, 1998

12 3 4

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型号	品牌	获取价格	描述	数据表
SY100E431JITR	MICREL	获取价格	100E SERIES, TRIPLE POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC28, PLA
SY100E431JI-TR	MICROCHIP	获取价格	100E SERIES, TRIPLE POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC28, PLA
SY100E431JZ	MICREL	获取价格	3-BIT DIFFERENTIAL FLIP-FLOP
SY100E431JZTR	MICREL	获取价格	3-BIT DIFFERENTIAL FLIP-FLOP
SY100E445	MICREL	获取价格	4-BIT SERIAL-to-PARALLEL CONVERTER
SY100E445JC	MICREL	获取价格	4-BIT SERIAL-to-PARALLEL CONVERTER
SY100E445JCTR	MICREL	获取价格	4-BIT SERIAL-to-PARALLEL CONVERTER
SY100E445JZ	MICREL	获取价格	4-BIT SERIAL-to-PARALLEL CONVERTER
SY100E445JZTR	MICREL	获取价格	4-BIT SERIAL-to-PARALLEL CONVERTER
SY100E445JZ-TR	MICROCHIP	获取价格	IC CONV 4BIT SER/PAR 28-PLCC

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