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SY100E451JY-TR

更新时间： 2024-01-04 08:35:22
品牌 Logo 应用领域
美国微芯 - MICROCHIP 逻辑集成电路触发器
页数 文件大小 规格书
4页 96K
描述
D Flip-Flop, 100E Series, 1-Func, Positive Edge Triggered, 6-Bit, True Output, ECL, PQCC28, LEAD FREE, PLASTIC, LCC-28

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SY100E451JY-TR 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：QCCJ,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.67
其他特性：WITH DIFFERENTIAL CLOCK系列：100E
JESD-30 代码：S-PQCC-J28JESD-609代码：e3
长度：11.48 mm逻辑集成电路类型：D FLIP-FLOP
湿度敏感等级：2位数：6
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：260
传播延迟（tpd）：0.85 ns认证状态：Not Qualified
座面最大高度：4.57 mm表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：11.48 mm最小 fmax：1100 MHz
Base Number Matches：1

SY100E451JY-TR 数据手册

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NOT RECOMMENDED FOR NEW DESIGNS  
6-BIT REGISTER  
DIFFERENTIAL DATA CLOCK  
SY10E451  
SY100E451  
FEATURES  
DESCRIPTION  
■ 1100MHz min. toggle frequency  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ Differential inputs: data and clock  
■ VBB output for single-ended use  
■ Asynchronous Master Reset  
The SY10/100E451 offer six D-type flip-flops with single-  
ended outputs and differential data and clock inputs,  
designed for use in new, high-performance ECL systems.  
The registers are triggered by the rising edge of the CLK  
input.  
A logic HIGH on the Master Reset (MR) input resets all  
outputs to a logic LOW. The VBB output is provided for use  
as a reference voltage for single-ended reception of ECL  
signals to that device only. When used for this purpose, it  
is recommended that VBB is decoupled to VCC via a 0.01µF  
capacitor.  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E451  
■ Available in 28-pin PLCC package  
BLOCK DIAGRAM  
PIN NAMES  
Pin  
D0–D5  
Function  
+ Data Input  
D0  
/D0  
Q0  
Q1  
Q2  
Q3  
Q4  
Q5  
D
D
/D0–/D5  
CLK  
– Data Input  
R
R
R
R
R
R
+ Clock Input  
– Clock Input  
Data Outputs  
Master Reset Input  
VBB Output  
D1  
/D1  
/CLK  
Q0–Q5  
MR  
D2  
/D2  
D
D
D
D
VBB  
VCCO  
VCC to Output  
D3  
/D3  
D4  
/D4  
D5  
/D5  
CLK  
/CLK  
MR  
VBB  
Rev.: G  
Amendment: /0  
M9999-032206  
hbwhelp@micrel.com or (408) 955-1690  
1
Issue Date: March 2006  
1234

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型号 品牌 获取价格 描述 数据表
SY100E452JC MICREL

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 		5-BIT DIFFERENTIAL REGISTER
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