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SSTUB32866EC/S

更新时间： 2024-02-26 14:33:14

品牌	Logo	应用领域
恩智浦 - NXP		触发器锁存器逻辑集成电路双倍数据速率
页数	文件大小	规格书
29页	154K
描述
1.8 V 25-bit 1 : 1 or 14-bit 1 : 2 configurable registered buffer with parity for DDR2-800 RDIMM applications

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SSTUB32866EC/S 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	13.50 X 5.50 MM, 1.05 MM HEIGHT, LEAD FREE, PLASTIC, SOT536-1, LFBGA-96
针数：	96	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.73
Is Samacsys：	N	系列：	32866
JESD-30 代码：	R-PBGA-B96	长度：	13.5 mm
逻辑集成电路类型：	D FLIP-FLOP	位数：	25
功能数量：	1	端子数量：	96
最高工作温度：	85 °C	最低工作温度：
输出特性：	OPEN-DRAIN	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFBGA
封装等效代码：	BGA96,6X16,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH	电源：	1.8 V
传播延迟（tpd）：	1.5 ns	认证状态：	Not Qualified
座面最大高度：	1.5 mm	子类别：	Other Logic ICs
最大供电电压 (Vsup)：	2 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	触发器类型：	POSITIVE EDGE
宽度：	5.5 mm	最小 fmax：	450 MHz
Base Number Matches：	1

SSTUB32866EC/S 数据手册

SSTUB32866

1.8 V 25-bit 1 : 1 or 14-bit 1 : 2 conﬁgurable registered buffer

with parity for DDR2-800 RDIMM applications

Rev. 02 — 9 October 2006

Product data sheet

1. General description

The SSTUB32866 is a 1.8 V conﬁgurable register speciﬁcally designed for use on DDR2

memory modules requiring a parity checking function. It is deﬁned in accordance with the

JEDEC standard for the SSTUB32866 registered buffer. The register is conﬁgurable

(using conﬁguration pins C0 and C1) to two topologies: 25-bit 1 : 1 or 14-bit 1 : 2, and in

the latter conﬁguration can be designated as Register A or Register B on the DIMM.

The SSTUB32866 accepts a parity bit from the memory controller on its parity bit

(PAR_IN) input, compares it with the data received on the DIMM-independent D-inputs

and indicates whether a parity error has occurred on its open-drain QERR pin

(active LOW). The convention is even parity, that is, valid parity is deﬁned as an even

number of ones across the DIMM-independent data inputs combined with the parity input

bit.

The SSTUB32866 is packaged in a 96-ball, 6 × 16 grid, 0.8 mm ball pitch LFBGA

package (13.5 mm × 5.5 mm).

2. Features

I Conﬁgurable register supporting DDR2 up to 800 MT/s Registered DIMM applications

I Conﬁgurable to 25-bit 1 : 1 mode or 14-bit 1 : 2 mode

I Controlled output impedance drivers enable optimal signal integrity and speed

I Meets or exceeds SSTUB32866 JEDEC standard speed performance

I Supports up to 450 MHz clock frequency of operation

I Optimized pinout for high-density DDR2 module design

I Chip-selects minimize power consumption by gating data outputs from changing state

I Supports SSTL_18 data inputs

I Checks parity on the DIMM-independent data inputs

I Partial parity output and input allows cascading of two SSTUB32866s for correct parity

error processing

I Differential clock (CK and CK) inputs

I Supports LVCMOS switching levels on the control and RESET inputs

I Single 1.8 V supply operation (1.7 V to 2.0 V)

I Available in 96-ball, 13.5 mm × 5.5 mm, 0.8 mm ball pitch LFBGA package

3. Applications

I 400 MT/s to 800 MT/s DDR2 registered DIMMs desiring parity checking functionality

12 3 4 5 6 7...29

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与SSTUB32866EC/S相关器件

型号	品牌	获取价格	描述	数据表
SSTUB32866EC/S,518	NXP	获取价格	SSTUB32866 - 1.8 V 25-bit 1 : 1 or 14-bit 1 : 2 configurable registered buffer with parity
SSTUB32868	NXP	获取价格	1.8 V 28-bit 1 : 2 configurable registered buffer with parity for DDR2-800 RDIMM applicati
SSTUB32872AH	IDT	获取价格	Bus Driver, PBGA96
SSTUB32872AHMLF	IDT	获取价格	CABGA-96, Tray
SSTUF32864AH-T	IDT	获取价格	Bus Driver, CMOS, PBGA96
SSTUF32864BHLF	IDT	获取价格	CABGA-96, Tray
SSTUF32864BHLFT	IDT	获取价格	CABGA-96, Reel
SSTUF32864CHLF	IDT	获取价格	CABGA-96, Tray
SSTUF32864EHLF	IDT	获取价格	CABGA-96, Tray
SSTUF32864EHLFT	IDT	获取价格	CABGA-96, Reel

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