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NB3N3001DTG

更新时间： 2024-11-23 02:59:47
品牌 Logo 应用领域
安森美 - ONSEMI 时钟发生器
页数 文件大小 规格书
8页 115K
描述
3.3 V 106.25 MHz/ 212.5 MHz PureEdge Clock Generator with LVPECL Differential Output

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NB3N3001DTG 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：TSSOP, TSSOP8,.25
针数：8Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.74JESD-30 代码：R-PDSO-G8
JESD-609代码：e3长度：4.4 mm
湿度敏感等级：3端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：212.5 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP8,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：1.1 mm子类别：Clock Generators
最大压摆率：23 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：3 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

NB3N3001DTG 数据手册

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NB3N3001  
3.3 V 106.25 MHz/ 212.5 MHz  
PureEdge Clock Generator with  
LVPECL Differential Output  
Description  
The NB3N3001 is a low−jitter, dual−rate PLL−synthesized clock  
generator. It accepts a standard 26.5625 MHz fundamental mode AT cut  
parallel resonant crystal as the reference source for its integrated crystal  
oscillator and low noise phase−locked loop (PLL) and produces user  
selectable clock frequencies of either 106.25 MHz or 212.5 MHz.  
In addition, the PLL circuitry will generate a 50% duty cycle  
square−wave through a pair of differential LVPECL clock outputs.  
Typical phase jitter at 106.25 MHz is 0.3 ps RMS from 637 kHz to  
10 MHz.  
The LVPECL output drivers can be disabled to high impedance with  
the OE pin set LOW. The NB3N3001 operates from a single +3.3 V  
supply, and is available in both plastic package and die form. The  
operating temperature range is from −40°C to +85°C.  
The NB3N3001 device provides the optimum combination of low  
cost, flexibility, and high performance which makes it ideal for  
Fibre−Channel applications.  
http://onsemi.com  
MARKING  
DIAGRAM  
301  
YWW  
AG  
TSSOP−8  
DT SUFFIX  
CASE 948S  
A
Y
= Assembly Location  
= Year  
WW = Work Week  
G
= Pb−Free Package  
Features  
• PureEdge Clock Family Provides Accuracy and Precision  
• Selectable Output Frequency of 106.25 MHz or 212.5 MHz  
• Crystal Oscillator Interface Designed for a 26.5625 MHz Crystal  
• Fully Integrated Phase−Lock−Loop with Internal Loop Filter  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 7 of this data sheet.  
• Differential 3.3 V LVPECL Outputs  
• Exceeds Bellcore and ITU Jitter Generation Specification  
• RMS Phase Jitter @ 106.25 MHz, using a 26.5625 MHz Crystal  
(637 kHz − 10 MHz): 0.3 ps (Typical)  
• RMS Phase Noise at 106.25 MHz  
Phase Noise:  
Offset Noise Power  
100 Hz −108 dBc/Hz  
1 kHz −122 dBc/Hz  
10 kHz −135 dBc/Hz  
100 kHz −135 dBc/Hz  
• Operating Range: V = 3.135 V to 3.465 V  
CC  
• −40°C to +85°C Ambient Operating Temperature  
• Small Footprint 8−pin TSSOP Package  
• This is a Pb−Free Device  
FSEL  
X
IN  
Q
212.5 MHz  
Crystal  
Oscillator  
Phase  
Detector  
Charge  
Pump  
VCO  
850 MHz  
LVPECL  
Output  
N =B8  
orB4  
26.5625 MHz  
or  
106.25 MHz  
X
OUT  
Q
M = B32  
Figure 1. Logic Diagram  
1
©
Semiconductor Components Industries, LLC, 2006  
Publication Order Number:  
October, 2006 − Rev. 1  
NB3N3001/D  
12345678

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型号 品牌 获取价格 描述 数据表
NB3N3001DTR2G ONSEMI

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 		3.3 V 106.25 MHz/ 212.5 MHz PureEdge Clock Generator with LVPECL Differential Output
NB3N3002 ONSEMI

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 		3.3V, Crystal-to-HCSL Clock Generator
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 		IC 3N SERIES, LOW SKEW CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8, 2 X 2
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 		IC 3N SERIES, LOW SKEW CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8, 2 X 2
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