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M74HC173C1R PDF预览

M74HC173C1R

更新时间： 2024-09-12 22:34:47
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS /
页数 文件大小 规格书
12页 265K
描述
QUAD D-TYPE REGISTER 3-STATE

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M74HC173C1R 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QLCC包装说明：QCCJ, LDCC20,.4SQ
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.83
其他特性：WITH HOLD MODE; WITH DUAL OUTPUT ENABLE系列：HC/UH
JESD-30 代码：S-PQCC-J20JESD-609代码：e3
长度：8.9662 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：34000000 Hz
最大I（ol）：0.006 A位数：4
功能数量：1端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC20,.4SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2/6 V传播延迟（tpd）：36 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：FF/Latches最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：8.9662 mm
最小 fmax：34 MHzBase Number Matches：1

M74HC173C1R 数据手册

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M54HC173  
M74HC173  
QUAD D-TYPE REGISTER (3-STATE)  
.
.
.
.
.
.
.
.
HIGH SPEED  
fMAX = 73 MHz (TYP.) at VCC = 5 V  
LOW POWER DISSIPATION  
ICC = 4 µA (MAX.) at TA = 25 °C  
HIGH NOISE IMMUNITY  
VNIH = VNIL = 28 % VCC (MIN.)  
OUTPUT DRIVE CAPABILITY  
15 LSTTL LOADS  
SYMMETRICAL OUTPUT IMPEDANCE  
|IOH| = IOL = 6 mA (MIN.)  
BALANCED PROPAGATION DELAYS  
tPLH = tPHL  
WIDE OPERATING VOLTAGE RANGE  
B1R  
(Plastic Package)  
F1R  
(Ceramic Package)  
M1R  
(Micro Package)  
C1R  
(Chip Carrier)  
VCC (OPR) = 2 V to 6 V  
PIN AND FUNCTION COMPATIBLE WITH  
54/74LS 173  
ORDER CODES :  
M54HC173F1R  
M74HC173B1R  
M74HC173M1R  
M74HC173C1R  
PIN CONNECTIONS (top view)  
DESCRIPTION  
The M54/74HC173is ahigh speedCMOSQUADD-  
TYPE REGISTER (3-STATE) fabricated in silicon  
gate C2MOS technology.  
It has the same high speed performance of LSTTL  
combined with true CMOS low power consumption.  
This device is composed ofa four-bit register includ-  
ing D-typeflip-flops and3-state buffers. The fourflip-  
flops are controlled by a common clock input  
(CLOCK) and a common reset input (CLEAR). Sig-  
nals applied to the data inputs (D1-D4) are stored at  
the respective flip-flops on the positive going transi-  
tion of the clock input, only when both clock control  
inputs (G1 and G2) are held low.  
The reset feature is asynchronous and active high.  
The stored data are provided on each output only  
when both output control inputs (M and N) are held  
low, otherwise the outputs go tothehigh-impedance  
state.  
NC =  
No Internal  
Connection  
All inputs are equipped with protection circuits  
against static discharge and transient excess volt-  
age.  
October 1992  
1/12  
1234567...12

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型号 品牌 获取价格 描述 数据表
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