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IDT5T93GL10NLI8 PDF预览

IDT5T93GL10NLI8

更新时间： 2024-11-02 20:06:07
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
15页 114K
描述
Low Skew Clock Driver, 5T Series, 10 True Output(s), 0 Inverted Output(s), PQCC40, PLASTIC, QFN-40

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IDT5T93GL10NLI8 技术参数

是否无铅： 不含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC40,.24SQ,20针数：40
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.92系列：5T
输入调节：DIFFERENTIAL MUXJESD-30 代码：S-PQCC-N40
JESD-609代码：e0长度：6 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：40实输出次数：10
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC40,.24SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5 V
Prop。Delay @ Nom-Sup：2 ns传播延迟（tpd）：2 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.025 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：6 mm最小 fmax：650 MHz
Base Number Matches：1

IDT5T93GL10NLI8 数据手册

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2.5V LVDS 1:10  
IDT5T93GL10  
GLITCHLESS CLOCK BUFFER  
TERABUFFER™ II  
FEATURES:  
DESCRIPTION:  
• Guaranteed Low Skew < 25ps (max)  
TheIDT5T93GL102.5Vdifferentialclockbufferisauser-selectablediffer-  
entialinputtotenLVDSoutputs. ThefanoutfromadifferentialinputtotenLVDS  
outputsreducesloadingontheprecedingdriverandprovidesanefficientclock  
distributionnetwork. TheIDT5T93GL10canactasatranslatorfromadifferential  
HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V), CML, or LVDS input to  
LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be used to  
translatetoLVDSoutputs. Theredundantinputcapabilityallowsforaglitchless  
change-over from a primary clock source to a secondary clock source.  
SelectableinputsarecontrolledbySEL. Duringtheswitchover,theoutputwill  
disablelowforuptothreeclockcyclesofthepreviously-selectedinputclock.  
Theoutputswillremainlowforuptothreeclockcyclesofthenewly-selected  
clock,afterwhichtheoutputswillstartfromthenewly-selectedinput. AFSEL  
pin has been implemented to control the switchover in cases where a clock  
sourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.  
The IDT5T93GL10 outputs can be asynchronously enabled/disabled.  
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple  
power and grounds reduce noise.  
• Very low duty cycle distortion < 100ps (max)  
• High speed propagation delay < 2ns (max)  
• Up to 650MHz operation  
• Glitchless input clock switching  
• Selectable inputs  
• Hot insertable and over-voltage tolerant inputs  
• 3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),  
CML, or LVDS input interface  
• Selectable differential inputs to ten LVDS outputs  
• Power-down mode  
• 2.5V VDD  
• Available in VFQFPN package  
APPLICATIONS:  
• Clock distribution  
FUNCTIONALBLOCKDIAGRAM  
GL  
G1  
Q1  
OUTPUT  
CONTROL  
Q1  
PD  
Q2  
Q2  
OUTPUT  
CONTROL  
A1  
A1  
1
0
Q3  
Q3  
OUTPUT  
CONTROL  
A2  
A2  
Q4  
Q4  
OUTPUT  
CONTROL  
SEL  
FSEL  
G2  
Q5  
Q5  
OUTPUT  
CONTROL  
Q6  
Q6  
OUTPUT  
CONTROL  
Q7  
Q7  
OUTPUT  
CONTROL  
Q8  
Q8  
OUTPUT  
CONTROL  
Q9  
Q9  
OUTPUT  
CONTROL  
Q10  
Q10  
OUTPUT  
CONTROL  
TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.  
INDUSTRIAL TEMPERATURE RANGE  
OCTOBER 2003  
1
© 2003 Integrated Device Technology, Inc.  
DSC-6184/9  
1234567...15

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IDT5T93GL10NLI8 替代型号

型号 品牌 替代类型 描述 数据表
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IDT5T93GL161PFI IDT

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