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CY2PD817ZCT

更新时间： 2024-11-20 02:53:51

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赛普拉斯 - CYPRESS		/
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描述
320-MHz 1:7 PECL to PECL/CMOS Buffer

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CY2PD817ZCT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	4.40 MM, TSSOP-24
针数：	24	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.88
输入调节：	DIFFERENTIAL	JESD-30 代码：	R-PDSO-G24
JESD-609代码：	e0	长度：	7.8 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	最大I（ol）：	0.016 A
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	6	最高工作温度：	85 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP24,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	220
电源：	2.5 V	Prop。Delay @ Nom-Sup：	7 ns
传播延迟（tpd）：	7 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.25 ns	座面最大高度：	1.1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	4.4 mm
Base Number Matches：	1

CY2PD817ZCT 数据手册

CY2PD817

320-MHz 1:7 PECL to PECL/CMOS Buffer

Features

Description

• DC to 320-MHz operation

• 50-ps output-output skew

The CY2PD817 is a low-voltage LVPECL-to-LVPECL and

LVCMOS fanout buffer designed for servers, data communi-

cations, and clock management.

• 30-ps cycle-cycle jitter

The CY2PD817 is ideal for applications requiring mixed differ-

ential and single-ended clock distribution. This device accepts

an LVPECL input reference clock and provides one LVPECL

and six LVCMOS/LVTTL output clocks. The outputs are parti-

tioned into three banks of one, two, and four outputs. The

LVPECL output is a buffered copy of the input clock while the

LVCMOS outputs are divided by 1, 2, and 4. When CLRDIV is

set HIGH, the output dividers are set to 1. In this mode, the

maximum input frequency is limited to 250 MHz.

• 2.5V power supply

• LVPECL input @ 320-MHz Operation

• One LVPECL output @ 320-MHz Operation

• Four LVCMOS/LVTTL outputs @ 250 MHz/160 MHz

• Two LVCMOS/LVTTL outputs @ 250 MHz/80 MHz

• 45% to 55% output duty cycle

• Output divider control

• Output enable/disable control

• Operating temperature range: 0°C to +85°C

• 24-pin TSSOP

When OE is set HIGH, the outputs are disabled in a High-Z

state.

Block Diagram

Pin Configuration

VDD

QA0

QA1

VDD

PCLKI

PCLKO

VSS

VDD

PCLKO

VDD

PCLKO

÷ 4, ÷ 1

÷ 2, ÷ 1

QB0

QB1

VSS

VDD

QB2

QB3

VSS

PCLKI

QA[0:1]

PCLKO

VSS

QB[0:3]

VDD

CLRDIV

VSS

CLRDIV

24 TSSOP

Cypress Semiconductor Corporation

Document #: 38-07574 Rev. **

•

3901 North First Street

•

San Jose, CA 95134

•

408-943-2600

Revised August 28, 2003

12 3 4 5 6

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型号	品牌	获取价格	描述	数据表
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