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CY2PP326AI

更新时间： 2024-10-01 03:12:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 逻辑集成电路驱动时钟
页数 文件大小 规格书
9页 306K
描述
2 x 2 Clock and Data Switch Buffer

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CY2PP326AI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-32针数：32
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.81其他特性：ALSO OPERATES AT 3.3V SUPPLY
系列：2PP输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G32JESD-609代码：e0
长度：7 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
最大I（ol）：0.005 A湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：32实输出次数：6
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP32,.35SQ,32
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：235电源：+-2.5/+-3.3 V
Prop。Delay @ Nom-Sup：1.2 ns传播延迟（tpd）：1.2 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：1.6 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.8 mm
端子位置：QUAD处于峰值回流温度下的最长时间：20
宽度：7 mmBase Number Matches：1

CY2PP326AI 数据手册

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FastEdge™ Series  
CY2PP326  
2 x 2 Clock and Data Switch Buffer  
Features  
Functional Description  
The CY2PP326 is a low-skew, low propagation delay 2 x 2  
differential clock, data switch, and fanout buffer targeted to  
meet the requirements of high-performance clock and data  
distribution applications. The device is implemented on SiGe  
technology and has a fully differential internal architecture that  
is optimized to achieve low-signal skews at operating  
frequencies of up to 1.5 GHz.  
• Six ECL/PECL differential outputs  
• Two ECL/PECL differential inputs  
• Hot-swappable/-insertable  
• 50 ps output-to-output skew  
• 250 ps device-to-device skew  
• 950 ps propagation delay (typical)  
• 1.2 GHz Operation  
• 2.8 ps RMS period jitter (max.)  
• PECLmodesupplyrange:VEE=–2.5V±5%to–3.3V±5%  
with VEE = 0V  
• ECL mode supply range: VCC = 2.5V± 5% to 3.3V±5%  
with VEE = 0V  
• Industrial temperature range: –40°C to 85°C  
• 32-pin 1.4mm TQFP package  
The device features two differential input paths which are mul-  
tiplexed internally to six outputs grouped in two banks. The  
muxes are controlled by SEL(0:1) control inputs. The  
CY2PP326 may function as 1:6 or 2x 1:3 clock/data buffer and  
as a clock/data repeater or multiplexer.  
Since the CY2PP326 introduces negligible jitter to the timing  
budget, it is the ideal choice for distributing high frequency,  
high precision clocks across back-planes and boards in  
communication systems and for switching data signals  
between different channels. Furthermore, advanced circuit  
design schemes, such as internal temperature compensation,  
ensure that the CY2PP326 delivers consistent, guaranteed  
performance over differing platforms.  
• Temperature compensation like 100K ECL  
• Pin Compatible with MC100ES6254  
Pin Configuration  
Block Diagram  
VCC  
Bank A  
Bank B  
QA0  
QA0#  
CLK0  
0
CLK0#  
QA1  
QA1#  
1
QA2  
29  
28  
32 31  
25  
27 26  
30  
VEE  
QA2#  
VCC  
VEE  
SEL1  
CLK1  
CLK1#  
OEB#  
VEE  
1
2
3
24  
VCC  
VEE  
OEA#  
CLK0  
CLK0#  
VCC  
23  
22  
21  
20  
19  
QB0  
QB0#  
CLK1  
0
4
CLK1#  
CY2PP326  
QB1  
5
6
7
8
QB1#  
1
VEE  
QB2  
SEL0  
VEE  
VCC  
QB2#  
18  
17  
VCC  
SEL0  
SEL1  
12  
9
10  
13  
16  
14 15  
11  
VEE  
VEE  
OEA#  
OEB#  
Sync  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07506 Rev.*D  
Revised July 28, 2004  
1234567...9

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与CY2PP326AI相关器件

型号 品牌 获取价格 描述 数据表
CY2PP326AIT CYPRESS

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 		2 x 2 Clock and Data Switch Buffer
CY2SSTU32864 SPECTRALINEAR

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 		1.8V, 25-bit (1:1) or 14-bit (1:2) JEDEC-Compliant Data Register
CY2SSTU32864BFXC SPECTRALINEAR

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 		1.8V, 25-bit (1:1) or 14-bit (1:2) JEDEC-Compliant Data Register
CY2SSTU32864BFXCT SPECTRALINEAR

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 		1.8V, 25-bit (1:1) or 14-bit (1:2) JEDEC-Compliant Data Register
CY2SSTU32866 SPECTRALINEAR

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 		1.8V, 25-bit (1:1) of 14-bit (1:2) JEDEC-Compliant Data Register with Parity
CY2SSTU32866BFXC SPECTRALINEAR

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 		1.8V, 25-bit (1:1) of 14-bit (1:2) JEDEC-Compliant Data Register with Parity
CY2SSTU32866BFXCT SPECTRALINEAR

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 		1.8V, 25-bit (1:1) of 14-bit (1:2) JEDEC-Compliant Data Register with Parity
CY2SSTU877 SPECTRALINEAR

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 		1.8V, 500MHz 10-Output JEDEC-Compliant Zero Delay Buffer
CY2SSTU877 CYPRESS

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 		1.8V, 500-MHz, 10-Output JEDEC-Compliant Zero Delay Buffer
CY2SSTU877_06 CYPRESS

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 		1.8V, 500-MHz, 10-Output JEDEC-Compliant Zero Delay Buffer

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