Datasheet > 逻辑 > 时钟驱动器> CY2SSTU877BVXI-32T

CY2SSTU877BVXI-32T

更新时间： 2024-11-20 03:18:31

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路
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描述
1.8V, 500-MHz, 10-Output JEDEC-Compliant Zero Delay Buffer

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CY2SSTU877BVXI-32T 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
零件包装代码：	BGA	包装说明：	VFBGA,
针数：	52	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.23
Is Samacsys：	N	系列：	SSTU
输入调节：	DIFFERENTIAL	JESD-30 代码：	R-PBGA-B52
长度：	7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	52	实输出次数：	10
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	VFBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, VERY THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.04 ns
座面最大高度：	1 mm	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子形式：	BALL	端子节距：	0.65 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	4.5 mm	Base Number Matches：	1

CY2SSTU877BVXI-32T 数据手册

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CY2SSTU877

PRELIMINARY

1.8V, 500-MHz, 10-Output JEDEC-Compliant

Zero Delay Buffer

distributes a differential clock input pair (CK, CK#) to ten differ-

ential pair of clock outputs (Y[0:9], Y#[0:9]) and one differential

pair of feedback clock outputs (FBOUT, FBOUT#).

Features

• Operating frequency: 125 MHz to 500 MHz

• Supports DDRII SDRAM

The input clocks (CK, CK#), the feedback clocks (FBIN,

FBIN#), the LVCMOS (OE, OS), and the analog power input

(AVDD) control the clock outputs.

• 1 to 10 differential clock buffer (SSTL_18)

• Spread-Spectrum-compatible

• Low jitter (cycle-to-cycle): 40 ps

• Very low output-to-output skew: 40 ps

• Auto power-down feature when input is low

• 1.8V operation

The PLL in the CY2SSTU877 clock driver uses the input

clocks (CK, CK#) and the feedback clocks (FBIN, FBIN#) to

provide high-performance, low-skew, low-jitter output differ-

ential clocks (Y[0:9], Y#[0:9]). The CY2SSTU877 is also able

to track Spread Spectrum Clocking (SSC) for reduced EMI.

When AVDD is grounded, the PLL is turned off and bypassed

for test purposes. When both clock signals (CK, CK#) are logic

low, the device will enter a low-power mode. An input logic

detection circuit on the differential inputs, independent from

the input buffers, will detect the logic low level and perform a

low-power state where all outputs, the feedback, and the PLL

are OFF. When the inputs transition from both being logic low

to being differential signals, the PLL will be turned back on, the

inputs and outputs will be enabled and the PLL will obtain

phase lock between the feedback clock pair (FBIN, FBIN#)

and the input clock pair (CK, CK#) within the specified stabili-

zation time t_L.

• Fully JEDEC-compliant (JESD 82-8)

• 52-ball BGA

Functional Description

The CY2SSTU877 is a high-performance, low-skew, low-jitter

zero delay buffer designed to distribute differential clocks in

high-speed applications.

This phase-locked loop (PLL) clock buffer is designed for a

V_DDof 1.8V, an AV_DDof 1.8V and SSTL18 differential data

input and output levels. This device is a zero delay buffer that

Pin Configuration

Block Diagram

CLKT1

CLKC1

CLKC2

CLKT2

CLKT0

CLKC0 CLKC5 CLKT5

CLKT6

CLKC6

CLKC7

CLKT7

FB_INT

FB_INC

GND

VDDQ

CLK_INT VDDQ

CLK_INC VDDQ

VDDQ

AGND

AVDD

CLKT3

VDDQ

GND

VDDQ

VDDQ FB_OUTC

GND FB_OUTT

GND

CLKT9

GND

CLKT8

CLKC3 CLKC4 CLKT4

CLKC9 CLKC8

52 BGA

Cypress Semiconductor Corporation

Document #: 38-07575 Rev. *E

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised January 27, 2006

12 3 4 5 6 7...9

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CY2SSTU877BVXI-43T	SPECTRALINEAR	获取价格	1.8V, 500MHz 10-Output JEDEC-Compliant Zero Delay Buffer
CY2SSTU877BVXI-43T	CYPRESS	获取价格	1.8V, 500-MHz, 10-Output JEDEC-Compliant Zero Delay Buffer
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