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74ALVCH32973EC

更新时间： 2024-09-17 01:16:07

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安世 - NEXPERIA		逻辑集成电路
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17页	795K
描述
16-bit bus transceiver and transparant D-type latch with 8 independent buffers

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74ALVCH32973EC 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	13.50 X 5.50 MM, 1.05 MM HEIGHT, PLASTIC, SOT536-1, LFBGA-96	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.74
系列：	LVC/LCX/Z	JESD-30 代码：	R-PBGA-B96
JESD-609代码：	e1	长度：	13.5 mm
逻辑集成电路类型：	BUS TRANSCEIVER	湿度敏感等级：	2
位数：	16	功能数量：	2
端口数量：	2	端子数量：	96
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	5.9 ns
座面最大高度：	1.5 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	1.2 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	5.5 mm	Base Number Matches：	1

74ALVCH32973EC 数据手册

74ALVCH32973

16-bit bus transceiver and transparant D-type latch with 8

independent buffers

Rev. 3 — 17 January 2013

Product data sheet

1. General description

The 74ALVCH32973 is a 16-bit bus transceiver and transparent D-type latch with 8

independent buffers with bus hold inputs and 3-state outputs. It features direction (1DIR,

2DIR), latch enable (1LOE, 2LOE), transceiver output enable (1TOE, 2TOE) and latch

enable (1LE, 2LE) control inputs; four 8-bit transceiver ports (1An, 2An & 1Bn, 2Bn); two

8-bit D-type latch output ports (1Qn, 2Qn) and an 8-bit buffer with data inputs Dn and

outputs Yn. The configuration of the control pins allows the device to be used as one 8-bit

buffer, two 8-bit transceivers, and two 8-bit latches or one 8-bit buffer, one 16-bit

transceiver and one 16-bit latch.

The 8-bit buffer functions independently of the control inputs. The direction of data

transmission between A and B is controlled by nDIR and when nTOE is set HIGH the A

and B ports will assume a HIGH-impedance OFF-state, they will be effectively isolated.

When nLE is HIGH, data at the A inputs enter the latches. In this condition the latches are

transparent, a Q output will change each time its corresponding A-input changes. When

nLE is LOW the latches store the information that was present at the inputs a set-up time

preceding the HIGH-to-LOW transition of nLE. A HIGH on nLOE causes the Q outputs to

assume a high-impedance OFF-state. Operation of the nLOE input does not affect the

state of the latches.

2. Features and benefits

 Wide supply voltage range from 1.2 V to 3.6 V

 Complies with JEDEC standard JESD8-B

 CMOS low power consumption

 Direct interface with TTL levels

 All data inputs have bus hold

 Output drive capability 50  transmission lines at 85 C

 Current drive 24 mA at V_CC= 3.0 V

12 3 4 5 6 7...17

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型号	品牌	获取价格	描述	数据表
74ALVCH32973ZKER	TI	获取价格	16-BIT BUS TRANSCEIVER AND TRANSPARENT D-TYPE LATCH WITH EIGHT INDEPENDENT BUFFERS
74ALVCH373PG	IDT	获取价格	TSSOP-20, Tube
74ALVCH373PY	IDT	获取价格	SSOP-20, Tube
74ALVCH373PY8	IDT	获取价格	SSOP-20, Reel
74ALVCH373Q	IDT	获取价格	QSOP-20, Tube
74ALVCH373Q8	IDT	获取价格	QSOP-20, Reel
74ALVCH373SO	IDT	获取价格	SOIC-20, Tube
74ALVCH373SO8	IDT	获取价格	SOIC-20, Reel
74ALVCH374PG	IDT	获取价格	TSSOP-20, Tube
74ALVCH374PY	IDT	获取价格	SSOP-20, Tube

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