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EDE5116AJBG-8G-E

更新时间： 2024-11-26 12:57:55

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率时钟
页数	文件大小	规格书
77页	777K
描述
DDR DRAM, 32MX16, 0.4ns, CMOS, PBGA84, ROHS COMPLIANT, FBGA-84

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EDE5116AJBG-8G-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA84,9X15,32
针数：	84	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.28
风险等级：	5.34	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	0.4 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	400 MHz	I/O 类型：	COMMON
交错的突发长度：	4,8	JESD-30 代码：	R-PBGA-B84
长度：	12.5 mm	内存密度：	536870912 bit
内存集成电路类型：	DDR DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	84	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
组织：	32MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA84,9X15,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	4,8
最大待机电流：	0.01 A	子类别：	DRAMs
最大压摆率：	0.24 mA	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10 mm	Base Number Matches：	1

EDE5116AJBG-8G-E 数据手册

DATA SHEET

512M bits DDR2 SDRAM

EDE5104AJBG (256M words × 4 bits)

EDE5108AJBG (64M words × 8 bits)

EDE5116AJBG (32M words × 16 bits)

Features

Specifications

• Density: 512M bits

• Double-data-rate architecture; two data transfers per

clock cycle

• Organization

• The high-speed data transfer is realized by the 4 bits

prefetch pipelined architecture

32M words × 4 bits × 4 banks (EDE5104AJBG)

16M words × 8 bits × 4 banks (EDE5108AJBG)

8M words × 16 bits × 4 banks (EDE5116AJBG)

• Package

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

60-ball FBGA (EDE5104/5108AJBG)

84-ball FBGA (EDE5116AJBG)

Lead-free (RoHS compliant)

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Power supply: VDD, VDDQ = 1.8V ± 0.1V

• Data rate: 800Mbps/667Mbps (max.)

• 1KB page size (EDE5104/5108AJBG)

Row address: A0 to A13

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Data mask (DM) for write data

Column address: A0 to A9, A11 (EDE5104AJBG)

A0 to A9 (EDE5108AJBG)

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• 2KB page size (EDE5116AJBG)

Row address: A0 to A12

Column address: A0 to A9

• Four internal banks for concurrent operation

• Interface: SSTL_18

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• Programmable RDQS, /RDQS output for making × 8

organization compatible to × 4 organization

• /DQS, (/RDQS) can be disabled for single-ended

• Burst lengths (BL): 4, 8

• Burst type (BT):

Data Strobe operation

Sequential (4, 8)

Interleave (4, 8)

• /CAS Latency (CL): 3, 4, 5, 6

• Precharge: auto precharge option for each burst

access

• Driver strength: normal/weak

• Refresh: auto-refresh, self-refresh

• Refresh cycles: 8192 cycles/64ms

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1044E40 (Ver. 4.0)

Date Published September 2008 (K) Japan

This product became EOL in March, 2010.

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2007-2008

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