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EDE5132AABG-1J-F

更新时间： 2024-11-26 21:11:47

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尔必达 - ELPIDA		动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
74页	726K
描述
DDR DRAM, 16MX32, 0.35ns, CMOS, PBGA128, ROHS COMPLIANT, FBGA-128

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EDE5132AABG-1J-F 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TFBGA,	针数：	128
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.28	风险等级：	5.84
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	0.35 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PBGA-B128
JESD-609代码：	e1	长度：	13.5 mm
内存密度：	536870912 bit	内存集成电路类型：	DDR DRAM
内存宽度：	32	功能数量：	1
端口数量：	1	端子数量：	128
字数：	16777216 words	字数代码：	16000000
工作模式：	SYNCHRONOUS	组织：	16MX32
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
认证状态：	Not Qualified	座面最大高度：	1.2 mm
自我刷新：	YES	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
宽度：	10.5 mm	Base Number Matches：	1

EDE5132AABG-1J-F 数据手册

PRELIMINARY DATA SHEET

512M bits DDR2 SDRAM

EDE5132AABG-1 (16M words × 32 bits, 1066Mbps)

Specifications

Features

• Density: 512M bits

• Double-data-rate architecture; two data transfers per

clock cycle

• Organization

• The high-speed data transfer is realized by the 4 bits

prefetch pipelined architecture

4M words × 32 bits × 4 banks

• Package

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

128-ball FBGA

Lead-free (RoHS compliant) and Halogen-free

• Power supply: VDD, VDDQ = 1.8V ± 0.1V

• Data rate

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

1066Mbps (max.)

• DLL aligns DQ and DQS transitions with CK

• 2KB page size

transitions

Row address: A0 to A12

Column address: A0 to A8

• Four internal banks for concurrent operation

• Interface: SSTL_18

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Data mask (DM) for write data

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• Burst lengths (BL): 4, 8

• Burst type (BT):

• /DQS can be disabled for single-ended Data Strobe

operation

Sequential (4, 8)

Interleave (4, 8)

• /CAS Latency (CL): 3, 4, 5, 6, 7

• Precharge: auto precharge option for each burst

access

• Driver strength: normal, weak, 1/4

• Refresh: auto-refresh, self-refresh

• Refresh cycles: 8192 cycles/64ms

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1067E10 (Ver. 1.0)

Date Published February 2008 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2008

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