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CDCLVD1208RHDT

更新时间： 2024-01-10 03:45:04
品牌 Logo 应用领域
德州仪器 - TI 时钟驱动器逻辑集成电路
页数 文件大小 规格书
21页 786K
描述
2:8 Low Additive Jitter LVDS Buffer

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CDCLVD1208RHDT 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：VQFN-28针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1.7Is Samacsys：N
系列：CDC输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQCC-N28JESD-609代码：e4
长度：5 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：2功能数量：1
反相输出次数：端子数量：28
实输出次数：8最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC28,.12SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
包装方法：TR峰值回流温度（摄氏度）：260
电源：2.5 VProp。Delay @ Nom-Sup：2.5 ns
传播延迟（tpd）：2.5 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.45 ns座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：5 mm
最小 fmax：800 MHzBase Number Matches：1

CDCLVD1208RHDT 数据手册

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CDCLVD1208  
www.ti.com  
SCAS899 –AUGUST 2010  
2:8 Low Additive Jitter LVDS Buffer  
Check for Samples: CDCLVD1208  
1
FEATURES  
DESCRIPTION  
•
2:8 Differential Buffer  
•
Low Additive Jitter: <300 fs RMS in  
10 kHz to 20 MHz  
The CDCLVD1208 clock buffer distributes one of two  
selectable clock inputs (IN0, IN1) to 8 pairs of  
differential LVDS clock outputs (OUT0, OUT7)  
with minimum skew for clock distribution. The  
CDCLVD1208 can accept two clock sources into an  
input multiplexer. The inputs can either be LVDS,  
LVPECL, or LVCMOS.  
•
•
Low Output Skew of 45 ps (Max)  
Universal Inputs Accept LVDS, LVPECL,  
LVCMOS  
•
•
Selectable Clock Inputs through Control Pin  
8 LVDS Outputs, ANSI EIA/TIA-644A Standard  
Compatible  
The CDCLVD1208 is specifically designed for driving  
50 Ω transmission lines. If the input is in single ended  
mode, the appropriate bias voltage (VAC_REF) should  
be applied to the unused negative input pin.  
•
•
•
Clock Frequency up to 800 MHz  
2.375–2.625V Device Power Supply  
The IN_SEL pin selects the input which is routed to  
the outputs. If this pin is left open it disables the  
outputs (static). The part supports a fail safe function.  
It incorporates an input hysteresis, which prevents  
random oscillation of the outputs in absence of an  
input signal  
LVDS Reference Voltage, VAC_REF, Available for  
Capacitive Coupled Inputs  
•
•
•
Industrial Temperature Range –40°C to 85°C  
Packaged in 5mm × 5mm 28-Pin QFN (RHD)  
ESD Protection Exceeds 3 kV HBM, 1 kV CDM  
The device operates in 2.5 V supply environment and  
is characterized from –40°C to 85°C (ambient  
temperature). The CDCLVD1208 is packaged in  
small 28-pin, 5-mm × 5-mm QFN package.  
APPLICATIONS  
•
•
•
•
•
Telecommunications/Networking  
Medical Imaging  
Test and Measurement Equipment  
Wireless Communications  
General Purpose Clocking  
125 MHz  
125 MHz  
Oscillator  
PHY 7  
CDCLVD1208  
LVDS Buffer  
IN_SEL  
FPGA  
Figure 1. Application Example  
1
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas  
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of the Texas  
Instruments standard warranty. Production processing does not  
necessarily include testing of all parameters.  
Copyright © 2010, Texas Instruments Incorporated  
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