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CDCLVD1213RGTR

更新时间： 2024-09-27 12:55:11
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德州仪器 - TI 时钟驱动器逻辑集成电路PC
页数 文件大小 规格书
17页 717K
描述
1:4 Low Additive Jitter LVDS Buffer With Divider

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CDCLVD1213RGTR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：QFN-16针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：6 weeks风险等级：5.72
Samacsys Confidence：Samacsys Status：Released
Samacsys PartID：605450Samacsys Pin Count：17
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：QFN50P300X300X100-17NSamacsys Released Date：2017-01-12 12:59:53
Is Samacsys：N系列：CDC
输入调节：DIFFERENTIALJESD-30 代码：S-PQCC-N16
JESD-609代码：e4长度：3 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：2
功能数量：1反相输出次数：
端子数量：16实输出次数：3
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装等效代码：LCC16,.12SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE包装方法：TR
峰值回流温度（摄氏度）：260电源：2.5 V
Prop。Delay @ Nom-Sup：2.5 ns传播延迟（tpd）：2.5 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.02 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3 mm最小 fmax：800 MHz
Base Number Matches：1

CDCLVD1213RGTR 数据手册

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CDCLVD1213  
www.ti.com  
SCAS897 –JULY 2010  
1:4 Low Additive Jitter LVDS Buffer With Divider  
Check for Samples: CDCLVD1213  
1
FEATURES  
DESCRIPTION  
•
1:4 Differential Buffer  
•
Low Additive Jitter: <300 fs RMS in 10-kHz to  
20-MHz  
The CDCLVD1213 clock buffer distributes an input  
clock to 4 pairs of differential LVDS clock outputs with  
low additive jitter for clock distribution. The input can  
either be LVDS, LVPECL, or CML.  
•
•
•
Low Output Skew of 20 ps (Max)  
Selectable Divider Ratio 1, /2, /4  
The CDCLVD1213 contains a high performance  
divider for one output (QD) which can divide the input  
clock signal by a factor of 1, 2, or 4.  
Universal Input Accepts LVDS, LVPECL, and  
CML  
•
4 LVDS Outputs, ANSI EAI/TIA-644A Standard  
Compatible  
The CDCLVD1213 is specifically designed for driving  
50 Ω transmission lines. The part supports a fail safe  
function. The device incorporates an input hysteresis  
which prevents random oscillation of the outputs in  
the absence of an input signal.  
•
•
•
•
•
Clock Frequency up to 800 MHz  
2.375 V–2.625 V Device Power Supply  
Industrial Temperature Range: –40°C to 85°C  
Packaged in 3 mm × 3 mm 16-Pin QFN (RGT)  
ESD Protection Exceeds 3 kV HBM, 1 kV CDM  
The device operates in 2.5 V supply environment and  
is characterized from –40°C to 85°C (ambient  
temperature). The CDCLVD1213 is packaged in  
small 16-pin, 3-mm × 3-mm QFN package.  
APPLICATIONS  
•
•
•
•
•
Telecommunications/Networking  
Medical Imaging  
Test and Measurement Equipment  
Wireless Communications  
General Purpose Clocking  
ASIC  
PHY1  
PHY2  
156.25 MHz  
CDCLVD1213  
LVDS Buffer  
with Divider  
DIV  
FPGA  
Figure 1. Application Example  
1
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas  
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of the Texas  
Instruments standard warranty. Production processing does not  
necessarily include testing of all parameters.  
Copyright © 2010, Texas Instruments Incorporated  
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