74F112DCQR

更新时间： 2024-11-30 13:04:55

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飞兆/仙童 - FAIRCHILD		触发器
页数	文件大小	规格书
6页	62K
描述
J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TTL, CDIP16, CERAMIC, DIP-16

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74F112DCQR 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP, DIP16,.3
针数：	16	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.22
系列：	F/FAST	JESD-30 代码：	R-GDIP-T16
JESD-609代码：	e0	长度：	19.43 mm
逻辑集成电路类型：	J-K FLIP-FLOP	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	70 °C	最低工作温度：
输出极性：	COMPLEMENTARY	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
传播延迟（tpd）：	7.5 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	TTL	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	NEGATIVE EDGE
宽度：	7.62 mm	最小 fmax：	130 MHz
Base Number Matches：	1

74F112DCQR 数据手册

April 1988

Revised July 1999

74F112

Dual JK Negative Edge-Triggered Flip-Flop

Simultaneous LOW signals on S_Dand C_Dforce both Q and

Q HIGH.

General Description

The 74F112 contains two independent, high-speed JK flip-

flops with Direct Set and Clear inputs. Synchronous state

changes are initiated by the falling edge of the clock. Trig-

gering occurs at a voltage level of the clock and is not

directly related to the transition time. The J and K inputs

can change when the clock is in either state without affect-

ing the flip-flop, provided that they are in the desired state

during the recommended setup and hold times relative to

the falling edge of the clock. A LOW signal on S_Dor C_D

Asynchronous Inputs:

LOW input to S_Dsets Q to HIGH level

LOW input to C_Dsets Q to LOW level

Clear and Set are independent of clock

Simultaneous LOW on C_Dand S_Dmakes both Q

and Q HIGH

prevents clocking and forces Q or Q HIGH, respectively.

Ordering Code:

Order Number Package Number

Package Description

74F112SC

74F112SJ

74F112PC

M16A

M16D

N16E

16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow

16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Logic Symbols

Connection Diagram

IEEE/IEC

DS009472

www.fairchildsemi.com

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型号	品牌	获取价格	描述	数据表
74F112L1CQR	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112PC	FAIRCHILD	获取价格	Dual JK Negative Edge-Triggered Flip-Flop
74F112PC_NL	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112PCQM	FAIRCHILD	获取价格	J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, PDIP16,
74F112PCQR	TI	获取价格	74F112PCQR
74F112PCQR	ROCHESTER	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112PCQR	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112PCX	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
74F112QC	TI	获取价格	IC,FLIP-FLOP,DUAL,J/K TYPE,F-TTL,LDCC,20PIN,PLASTIC
74F112QCQR	FAIRCHILD	获取价格	J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output

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