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MH16S64PHB-10

更新时间： 2024-02-20 11:13:06

品牌	Logo	应用领域
三菱 - MITSUBISHI		存储内存集成电路动态存储器时钟
页数	文件大小	规格书
55页	586K
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1073741824-BIT (16777216 - WORD BY 64-BIT)SynchronousDRAM

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MH16S64PHB-10 技术参数

生命周期：	Obsolete	零件包装代码：	DIMM
包装说明：	DIMM, DIMM168	针数：	168
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.32	风险等级：	5.84
Is Samacsys：	N	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	8 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	100 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N168	内存密度：	1073741824 bit
内存集成电路类型：	SYNCHRONOUS DRAM MODULE	内存宽度：	64
功能数量：	1	端口数量：	1
端子数量：	168	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX64	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM168	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
自我刷新：	YES	最大待机电流：	0.008 A
子类别：	DRAMs	最大压摆率：	1.28 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

MH16S64PHB-10 数据手册

Preliminary Spec.

MITSUBISHI LSIs

Some contents are subject to change without notice.

MH16S64PHB -7,-8, -10

1073741824-BIT (16777216 - WORD BY 64-BIT)SynchronousDRAM

DESCRIPTION

The MH16S64PHB is 16777216 - word by 64-bit

Synchronous DRAM module. This consists of eight

industry standard 16Mx8 Synchronous DRAMs in

TSOP and one industory standard EEPROM in

TSSOP.

The mounting of TSOP on a card edge Dual Inline

package provides any application where high

densities and large quantities of memory are

required.

85pin

1pin

This is a socket type - memory modules, suitable for

easy interchange or addition of modules.

94pin

95pin

10pin

11pin

FEATURES

CLK Access Time

Frequency

(Component SDRAM)

-7

6.0ns(CL=3)

100MHz

-8

100MHz

8.0ns(CL=3)

-10

Utilizes industry standard 16M x 8 Synchronous DRAMs

TSOP and industry standard EEPROM in TSSOP

124pin

125pin

40pin

41pin

168-pin (84-pin dual in-line package)

single 3.3V±0.3V power supply

Clock frequency 100MHz

Fully synchronous operation referenced to clock rising

edge

4 bank operation controlled by BA0,1(Bank Address)

/CAS latency- 2/3(programmable)

Burst length- 1/2/4/8/Full Page(programmable)

Burst type- sequential / interleave(programmable)

Column access - random

84pin

168pin

Auto precharge / All bank precharge controlled by A10

Auto refresh and Self refresh

4096 refresh cycle /64ms

LVTTL Interface

Discrete IC and module design conform to

PC100 specification.

(module Spec. Rev. 1.0 and

SPD 1.2A(-7,-8), SPD 1.0(-10))

APPLICATION

PC main memory

MITSUBISHI

ELECTRIC

MIT-DS-0297-0.0

11/Jan. /1999

( 1 / 55 )

12 3 4 5 6 7...55

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