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MCM67H618BFN12

更新时间： 2024-09-18 22:19:55
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA /
页数 文件大小 规格书
12页 172K
描述
64K x 18 Bit BurstRAM Synchronous Fast Static RAM

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MCM67H618BFN12 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ, LDCC52,.8SQ针数：52
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.92
最长访问时间：12 nsI/O 类型：COMMON
JESD-30 代码：S-PQCC-J52JESD-609代码：e0
长度：19.1262 mm内存密度：1179648 bit
内存集成电路类型：CACHE SRAM内存宽度：18
功能数量：1端口数量：1
端子数量：52字数：65536 words
字数代码：64000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：64KX18输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC52,.8SQ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：4.57 mm最大待机电流：0.095 A
最小待机电流：4.75 V子类别：SRAMs
最大压摆率：0.25 mA最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：BICMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：19.1262 mmBase Number Matches：1

MCM67H618BFN12 数据手册

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by MCM67H618B/D  
SEMICONDUCTOR TECHNICAL DATA  
MCM67H618B  
Advance Information  
64K x 18 Bit BurstRAM  
Synchronous Fast Static RAM  
With Burst Counter and Self–Timed Write  
The MCM67H618B is a 1,179,648 bit synchronous fast static random access  
memory designed to provide a burstable, high–performance, secondary cache  
for the i486 and Pentium microprocessors. It is organized as 65,536 words  
of 18 bits, fabricated with Motorola’s high–performance silicon–gate BiCMOS  
technology. The device integrates input registers, a 2–bit counter, high speed  
SRAM, and high drive capability outputs onto a single monolithic circuit for  
reduced parts count implementation of cache data RAM applications. Syn-  
chronous design allows precise cycle control with the use of an external clock  
(K). BiCMOS circuitry reduces the overall power consumption of the integrated  
functions for greater reliability.  
FN PACKAGE  
PLASTIC  
CASE 778–02  
PIN ASSIGNMENT  
7
6
5
4
3
2
1 52 51 50 49 48 47  
46 DQ8  
Addresses (A0 – A15), data inputs (D0 – D17), and all control signals  
except output enable (G) are clock (K) controlled through positive–  
edge–triggered noninverting registers.  
DQ9  
DQ10  
8
9
10  
11  
45 DQ7  
44 DQ6  
V
V
CC  
SS  
Bursts can be initiated with either address status processor (ADSP)  
or address status cache controller (ADSC) input pins. Subsequent  
burst addresses can be generated internally by the MCM67H618B  
(burst sequence imitates that of the i486 and Pentium) and controlled  
by the burst address advance (ADV) input pin. The following pages pro-  
vide more detailed information on burst controls.  
43  
42  
V
V
CC  
SS  
DQ11 12  
DQ12 13  
DQ13 14  
DQ14 15  
41 DQ5  
40 DQ4  
39 DQ3  
38 DQ2  
V
16  
17  
SS  
CC  
Write cycles are internally self–timed and are initiated by the rising  
edge of the clock (K) input. This feature eliminates complex off–chip  
write pulse generation and provides increased flexibility for incoming  
signals.  
V
37  
36  
V
V
SS  
CC  
DQ15 18  
DQ16 19  
DQ17 20  
35 DQ1  
34 DQ0  
21 22 23 24 25 26 27 28 29 30 31 32 33  
Dual write enables (LW and UW) are provided to allow individually  
writeable bytes. LW controls DQ0 – DQ8 (the lower bits), while UW  
controls DQ9 – DQ17 (the upper bits).  
This device is ideally suited for systems that require wide data bus  
widths and cache memory. See Figure 2 for applications information.  
PIN NAMES  
A0 – A15 . . . . . . . . . . . . . . . . Address Inputs  
K . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Clock  
ADV . . . . . . . . . . . . Burst Address Advance  
LW . . . . . . . . . . . . Lower Byte Write Enable  
UW . . . . . . . . . . . . Upper Byte Write Enable  
ADSC . . . . . . . . . Controller Address Status  
ADSP . . . . . . . . . Processor Address Status  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
DQ0 – DQ17 . . . . . . . . . . Data Input/Output  
•
•
•
•
•
•
•
•
•
•
•
Single 5 V ± 5% Power Supply  
Fast Access Times: 9/10/12 ns Max  
Byte Writeable via Dual Write Enables  
Internal Input Registers (Address, Data, Control)  
Internally Self–Timed Write Cycle  
ADSP, ADSC, and ADV Burst Control Pins  
Asynchronous Output Enable Controlled Three–State Outputs  
Common Data Inputs and Data Outputs  
3.3 V I/O Compatible  
High Board Density 52–Lead PLCC Package  
ADSP Disabled with Chip Enable (E) — Supports Address Pipelining  
V
V
. . . . . . . . . . . . . . . . + 5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
CC  
SS  
All power supply and ground pins must be con-  
nected for proper operation of the device.  
i486 and Pentium are trademarks of Intel Corp.  
This document contains information on a new product. Specifications and information herein are subject to change without notice.  
REV 1  
7/15/97  
Motorola, Inc. 1997  
1234567...12

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型号 品牌 获取价格 描述 数据表
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 		64KX18 CACHE SRAM, 12ns, PQCC52, PLASTIC, LCC-52
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