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MCM67M518FN9

更新时间： 2024-11-24 22:19:55
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 存储内存集成电路静态存储器信息通信管理
页数 文件大小 规格书
12页 209K
描述
32K x 18 Bit BurstRAM Synchronous Fast Static RAM

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MCM67M518FN9 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ, LDCC52,.8SQ针数：52
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.82
Is Samacsys：N最长访问时间：9 ns
其他特性：SELF-TIMED WRITE; BURST COUNTER; BYTE WRITEI/O 类型：COMMON
JESD-30 代码：S-PQCC-J52JESD-609代码：e0
长度：19.1262 mm内存密度：589824 bit
内存集成电路类型：CACHE SRAM内存宽度：18
功能数量：1端口数量：1
端子数量：52字数：32768 words
字数代码：32000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：32KX18输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC52,.8SQ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL电源：5 V
认证状态：Not Qualified座面最大高度：4.57 mm
最大待机电流：0.075 A最小待机电流：4.75 V
子类别：SRAMs最大压摆率：0.29 mA
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
宽度：19.1262 mmBase Number Matches：1

MCM67M518FN9 数据手册

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by MCM67M518/D  
SEMICONDUCTOR TECHNICAL DATA  
MCM67M518  
32K x 18 Bit BurstRAM  
Synchronous Fast Static RAM  
With Burst Counter and Self–Timed Write  
The MCM67M518 is a 589,824 bit synchronous static random access memory  
designed to provide a burstable, high–performance, secondary cache for the  
MC68040 and PowerPC microprocessors. It is organized as 32,768 words of  
18 bits, fabricated using Motorola’s high–performance silicon–gate BiCMOS  
technology. The device integrates input registers, a 2–bit counter, high speed  
SRAM, and high drive capability outputs onto a single monolithic circuit for  
reduced parts count implementation of cache data RAM applications. Synchro-  
nous design allows precise cycle control with the use of an external clock (K).  
BiCMOS circuitry reduces the overall power consumption of the integrated  
functions for greater reliability.  
FN PACKAGE  
PLASTIC  
CASE 778–02  
PIN ASSIGNMENT  
Addresses (A0 – A14), data inputs (DQ0 – DQ17), and all control signals,  
except output enable (G), are clock (K) controlled through positive–edge–trig-  
gered noninverting registers.  
7
6
5
4
3
2
1 52 51 50 49 48 47  
46  
8
9
DQ9  
DQ10  
DQ8  
DQ7  
DQ6  
Bursts can be initiated with either transfer start processor (TSP) or transfer  
start cache controller (TSC) input pins. Subsequent burst addresses are gen-  
erated internally by the MCM67M518 (burst sequence imitates that of the  
MC68040 and PowerPC) and controlled by the burst address advance (BAA) in-  
put pin. The following pages provide more detailed information on burst controls.  
Write cycles are internally self–timed and are initiated by the rising edge of the  
clock (K) input. This feature eliminates complex off–chip write pulse generation  
and provides increased flexibility for incoming signals.  
Dual write enables (LW and UW) are provided to allow individually writeable  
bytes. LW controls DQ0 – DQ8 (the lower bits), while UW controls DQ9 – DQ17  
(the upper bits).  
This device is ideally suited for systems that require wide data bus widths and  
cache memory.  
45  
44  
43  
42  
41  
40  
39  
V
V
10  
CC  
SS  
11  
12  
13  
14  
15  
V
CC  
DQ11  
DQ12  
DQ13  
DQ14  
V
SS  
DQ5  
DQ4  
DQ3  
V
16  
17  
38  
37  
DQ2  
SS  
V
V
CC  
SS  
DQ15  
DQ16  
DQ17  
18  
19  
20  
36  
35  
34  
V
CC  
DQ1  
DQ0  
21 22 23 24 25 26 27 28 29 30 31 32 33  
•
•
Single 5 V ± 5% Power Supply  
Fast Access Times: 9/11/14 ns Max and  
Cycle Times: 12.5/15/20 ns Min  
PIN NAMES  
•
•
•
•
•
•
•
•
Byte Writeable via Dual Write Strobes  
Internal Input Registers (Address, Data, Control)  
Internally Self–Timed Write Cycle  
TSP, TSC, and BAA Burst Control Pins  
Asynchronous Output Enable Controlled Three–State Outputs  
Common Data Inputs and Data Outputs  
High Board Density 52–PLCC Package  
3.3 V I/O Compatible  
A0 – A14 . . . . . . . . . . . . . . . . Address Inputs  
K . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Clock  
BAA . . . . . . . . . . . . Burst Address Advance  
LW . . . . . . . . . . . . Lower Byte Write Enable  
UW . . . . . . . . . . . . Upper Byte Write Enable  
TSP, TSC . . . . . . . . . . . . . . . . Transfer Start  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
DQ0 – DQ17 . . . . . . . . . . Data Input/Output  
V
CC  
V
SS  
. . . . . . . . . . . . . . . . + 5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
NC . . . . . . . . . . . . . . . . . . . . . No Connection  
All power supply and ground pins must be  
connected for proper operation of the device.  
BurstRAM is a trademark of Motorola, Inc.  
PowerPC is a trademark of IBM Corp.  
REV 3  
5/95  
Motorola, Inc. 1994  
1234567...12

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与MCM67M518FN9相关器件

型号 品牌 获取价格 描述 数据表
MCM67M618A MOTOROLA

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 		64K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67M618AFN10 MOTOROLA

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 		64K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67M618AFN10 NXP

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 		IC,SYNC SRAM,64KX18,BICMOS-TTL,LDCC,52PIN,PLASTIC
MCM67M618AFN10R MOTOROLA

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 		64KX18 CACHE SRAM, 10ns, PQCC52, PLASTIC, LCC-52
MCM67M618AFN12 MOTOROLA

获取价格

 		64K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67M618AFN12R MOTOROLA

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 		Cache SRAM, 64KX18, 12ns, BICMOS, PQCC52, PLASTIC, LCC-52
MCM67M618AFN9 MOTOROLA

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 		64K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67M618AFN9R MOTOROLA

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 		64KX18 CACHE SRAM, 9ns, PQCC52, PLASTIC, LCC-52
MCM67M618B MOTOROLA

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