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MC100LVEL34DR2

更新时间： 2024-11-24 05:30:07
品牌 Logo 应用领域
安森美 - ONSEMI 时钟驱动器时钟发生器逻辑集成电路光电二极管
页数 文件大小 规格书
10页 145K
描述
3.3V ECL ±2, ±4, ±8 Clock Generation Chip

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MC100LVEL34DR2 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOIC-16
针数：16Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：7.85
Is Samacsys：N其他特性：NECL MODE: 0V VCC WITH VEE = -3V TO -3.8V
系列：100LVEL输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e0
长度：9.9 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：16
实输出次数：3最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：240电源：+-3.3 V
Prop。Delay @ Nom-Sup：1 ns传播延迟（tpd）：1 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.8 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：3.9 mm最小 fmax：1500 MHz
Base Number Matches：1

MC100LVEL34DR2 数据手册

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MC100LVEL34  
3.3VꢀECL ÷ 2, ÷ 4, ÷ 8 Clock  
Generation Chip  
Description  
The MC100LVEL34 is a low skew ÷ 2, ÷ 4, ÷ 8 clock generation  
chip designed explicitly for low skew clock generation applications.  
The internal dividers are synchronous to each other, therefore, the  
http://onsemi.com  
common output edges are all precisely aligned. The V  
pin, an  
BB  
internally generated voltage supply, is available to this device only.  
For single−ended input conditions, the unused differential input is  
MARKING  
DIAGRAMS*  
connected to V as a switching reference voltage. V may also  
BB  
BB  
rebias AC coupled inputs. When used, decouple V and V via a  
0.01 mF capacitor and limit current sourcing or sinking to 0.5 mA.  
BB  
CC  
16  
1
16  
When not used, V should be left open.  
BB  
100LVEL34G  
AWLYWW  
1
The common enable (EN) is synchronous so that the internal  
dividers will only be enabled/disabled when the internal clock is  
already in the LOW state. This avoids any chance of generating a runt  
clock pulse on the internal clock when the device is enabled/disabled  
as can happen with an asynchronous control. An internal runt pulse  
could lead to losing synchronization between the internal divider  
stages. The internal enable flip-flop is clocked on the falling edge of  
the input clock; therefore, all associated specification limits are  
referenced to the negative edge of the clock input.  
SO−16  
D SUFFIX  
CASE 751B  
16  
16  
100  
VL34  
ALYW G  
G
1
Upon start−up, the internal flip-flops will attain a random state; the  
master reset (MR) input allows for the synchronization of the internal  
dividers, as well as multiple LVEL34s in a system.  
TSSOP−16  
DT SUFFIX  
CASE 948F  
1
Features  
A
= Assembly Location  
= Year  
L, WL = Wafer Lot  
Y
W, WW = Work Week  
• 50 ps Typical Output-to-Output Skew  
• Synchronous Enable/Disable  
G or G = Pb−Free Package  
• Master Reset for Synchronization  
• 1.5 GHz Toggle Frequency  
• The 100 Series Contains Temperature Compensation.  
(Note: Microdot may be in either location)  
*For additional marking information, refer to  
Application Note AND8002/D.  
• PECL Mode Operating Range:  
V
CC  
= 3.0 V to 3.8 V with V = 0 V  
EE  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 7 of this data sheet.  
• NECL Mode Operating Range:  
= 0 V with V = −3.0 V to −3.8 V  
V
CC  
EE  
• Open Input Default State  
• LVDS Input Compatible  
• Pb−Free Packages are Available  
©
Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
November, 2006 − Rev. 2  
MC100LVEL34/D  
1234567...10

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MC100LVEL34DR2 替代型号

型号 品牌 替代类型 描述 数据表
MC100LVEL34DR2G ONSEMI

完全替代

 3.3V ECL ±2, ±4, ±8 Clock Generation Chip
MC100LVEL34DG ONSEMI

完全替代

 3.3V ECL ±2, ±4, ±8 Clock Generation Chip
MC100LVEL34D ONSEMI

完全替代

 3.3V ECL ±2, ±4, ±8 Clock Generation Chip

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型号 品牌 获取价格 描述 数据表
MC100LVEL34DR2G ONSEMI

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 		3.3V ECL ±2, ±4, ±8 Clock Generation Chip
MC100LVEL34DT ONSEMI

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 		3.3V ECL ±2, ±4, ±8 Clock Generation Chip
MC100LVEL34DT ROCHESTER

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 		100LVEL SERIES, LOW SKEW CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16, LEA
MC100LVEL34DTG ONSEMI

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 		3.3V ECL ±2, ±4, ±8 Clock Generation Chip
MC100LVEL34DTG ROCHESTER

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 		100LVEL SERIES, LOW SKEW CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16, LEA
MC100LVEL34DTR2 ONSEMI

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 		3.3V ECL ±2, ±4, ±8 Clock Generation Chip
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MC100LVEL37 ONSEMI

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 		1:4 ±1/±2 ECL/PECL Clock Fanout Buffer
MC100LVEL37_06 ONSEMI

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 		3.3V ECL 1:4 ±1/±2 Clock Fanout Buffer
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