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ICS93727YF-T PDF预览

ICS93727YF-T

更新时间： 2024-09-16 19:44:03
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
9页 109K
描述
PLL Based Clock Driver, 10 True Output(s), 10 Inverted Output(s), PDSO48, 0.300 INCH, SSOP-48

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ICS93727YF-T 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：SSOP
包装说明：0.300 INCH, SSOP-48针数：48
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.47输入调节：STANDARD
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：15.875 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
功能数量：1反相输出次数：10
端子数量：48实输出次数：10
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：225传播延迟（tpd）：6 ns
认证状态：Not Qualified座面最大高度：2.794 mm
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mm最小 fmax：170 MHz
Base Number Matches：1

ICS93727YF-T 数据手册

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ICS93727  
Preliminary Product Preview  
Integrated  
Circuit  
Systems,Inc.  
DDR Phase Lock Loop Zero Delay Clock Buffer (patent pending)  
RecommendedApplication:  
Pin Configuration  
DDR Zero Delay Clock Buffer  
GND  
DDRC0  
DDRT0  
VDD2.5  
DDRT1  
DDRC1  
GND  
GND  
DDRC2  
DDRT2 10  
VDD2.5 11  
SCLK 12  
1
2
3
4
5
6
7
8
9
48 GND  
47 DDRC5  
46 DDRT5  
45 VDD2.5  
44 DDRT6  
43 DDRC6  
42 GND  
ProductDescription/Features:  
•
•
•
•
Low skew, low jitter PLL clock driver  
I2C for functional and output control  
Spread Spectrum tolerant inputs  
Input to output skew control (RFIX, RSTEP  
(patentpending)  
)
41 GND  
•
Northbridge reference clock for output delay control  
40 DDRC7  
39 DDRT7  
38 VDD2.5  
37 SDATA  
36 CS_PROG1*  
35 RFIX  
SwitchingCharacteristics:  
•
•
•
•
•
•
•
PEAK - PEAK jitter (66MHz): <120ps  
PEAK - PEAK jitter (>100MHz): <75ps  
CYCLE - CYCLE jitter (66MHz):<120ps  
CYCLE - CYCLE jitter (>100MHz):<65ps  
OUTPUT - OUTPUT skew: <100ps  
Output Rise and Fall Time: 450ps - 950ps  
DUTY CYCLE: 49% - 51%  
CLK_IN 13  
**FS_PROG0 14  
VDD2.5 15  
AVDD 16  
34 VDD2.5  
33 RSTEP  
AGND 17  
GND 18  
32 CS_PROG0**  
31 GND  
DDRC3 19  
DDRT3 20  
VDD2.5 21  
DDRT4 22  
DDRC4 23  
GND 24  
30 DDRC8  
29 DDRT8  
28 VDD2.5  
27 DDRT9  
26 DDRC9  
25 GND  
Functionality  
INPUTS  
OUTPUTS  
DDRC  
PLL State  
ON  
AVDD  
CLKIN  
AVERAGE  
VOLTAGE > 0.4V  
AVERAGE  
VOLTAGE < 0.4V  
L
DDRT  
FB  
2.5V (NOM)  
IN PHASE WITH CLKIN  
2.5V (NOM)  
HI Z  
HI Z  
HI Z  
OFF  
48-SSOP  
GND  
GND  
L
H
H
L
L
H
BYPASSED/OFF  
BYPASSED/OFF  
* Internal Pull-Up Resistor  
H
** Internal Pull-Down Resistor  
Block Diagram  
STEP SKEW  
PROGRAMMING  
BLOCK  
RFIX  
FIX SKEW  
PROGRAMMING  
BLOCK  
DDR(8:0)  
RSTEP  
STEP SKEW  
PROGRAMMING  
BLOCK  
DDRT(8:0)  
DDRC(8:0)  
SCLK  
Control  
SDATA  
FS_PROG0  
PLL  
Logic  
CS_PROG (1:0)  
DDR9  
STEP SKEW  
PROGRAMMING  
BLOCK  
DDRT9  
DDRC9  
FIX SKEW  
PROGRAMMING  
BLOCK  
STEP SKEW  
PROGRAMMING  
BLOCK  
CLK_IN  
0711B—10/10/02  
PRODUCT PREVIEW documents contain information on new products in the sampling or preproduction phase of development. Characteristic data and other specifications are subject to  
changewithoutnotice.  
1234567...9

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与ICS93727YF-T相关器件

型号 品牌 获取价格 描述 数据表
ICS93732 ICSI

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ICS93732AF IDT

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