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IBM25403GCX-3BC80C2A

更新时间： 2024-09-18 15:34:31

品牌	Logo	应用领域
国际商业机器公司 - IBM		时钟外围集成电路
页数	文件大小	规格书
56页	489K
描述
RISC Microprocessor, 32-Bit, 80MHz, CMOS, PBGA160, PLASTIC, BGA-160

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IBM25403GCX-3BC80C2A 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	HBGA,	针数：	160
Reach Compliance Code：	unknown	风险等级：	5.8
地址总线宽度：	24	位大小：	32
边界扫描：	YES	最大时钟频率：	40 MHz
外部数据总线宽度：	32	格式：	FIXED POINT
集成缓存：	YES	JESD-30 代码：	S-PBGA-B160
长度：	15 mm	低功率模式：	YES
端子数量：	160	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	HBGA	封装形状：	SQUARE
封装形式：	GRID ARRAY, HEAT SINK/SLUG	认证状态：	Not Qualified
座面最大高度：	1.8 mm	速度：	80 MHz
最大供电电压：	3.5 V	最小供电电压：	3.3 V
标称供电电压：	3.4 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	宽度：	15 mm
uPs/uCs/外围集成电路类型：	MICROPROCESSOR, RISC	Base Number Matches：	1

IBM25403GCX-3BC80C2A 数据手册

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PowerPC 403GCX

32-Bit RISC

Data

Sheet

Embedded Controller

Overview

Features

The PowerPC 403GCX 32-bit RISC embedded

controller offers high performance and functional

integration with low power consumption. The

403GCX RISC CPU executes at sustained

speeds approaching one cycle per instruction.

On-chip caches and integrated DRAM and

SRAM control functions reduce chip count and

design complexity in systems, while improving

system throughput.

• PowerPC RISC CPU and instruction set

architecture

• Glueless interfaces to DRAM, SRAM,

ROM, and peripherals, including byte and

half-word devices

• 16KB instruction cache and 8KB write-

back data cache, two-way set-associative

• Memory management unit

–64-entry, fully associative TLB array

–Variable page size (1KB-16MB)

–Flexible TLB management

External I/O devices or SRAM/DRAM memory

banks can be directly attached to the 403GCX

bus interface unit (BIU). Interfaces for up to eight

memory banks and I/O devices, including a max-

imum of four DRAM banks, can be configured

individually, allowing the BIU to manage devices

or memory banks with differing control, timing, or

bus width requirements.

• Individually programmable on-chip

controllers for:

–Four DMA channels

–DRAM, SRAM, and ROM banks

–External interrupts

• DRAM controller supports EDO DRAM

• Flexible interface to external bus masters

• CPU core can run at 2X the external bus

speed

Interrupt

Timers

Controller

RISC Execution Unit

Applications

JTAG

Port

Memory Management Unit

• Set-top boxes and network computers

• Consumer electronics and video games

• Telecommunications and networking

• Office automation (printers, copiers, fax)

Instruction

Cache Unit

Data

Cache Unit

Serial

Port

4-Channel

DMA

Controller

On-chip

Peripheral

Bus

Specifications

(Address

• CPU core frequencies of 50, 66, and 80

and

Control)

MHz, I/Os to 25, 33, and 40 MHz

• Interfaces to both 3V and 5V technologies

Bus Interface Unit

• Low-power 3.3V operation with built-in

power management and stand-by mode

DRAM Controller

I/O Controller

• Low-cost 160 lead PQFP package

• Small footprint 160 PBGA package

• 0.45 µm triple-level-metal CMOS

SRAM, ROM, I/O

Controls

DRAM

Controls

Data Address

Bus

12 3 4 5 6 7...56

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