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IBM25CPC700BB3B66

更新时间： 2024-01-31 01:27:49

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Peripheral (Multifunction) Controller

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IBM25CPC700BB3B66 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	BGA, BGA474,19X25,50
针数：	474	Reach Compliance Code：	unknown
ECCN代码：	3A001.A.3	HTS代码：	8542.31.00.01
风险等级：	5.88	地址总线宽度：	32
总线兼容性：	PCI; POWERPC 603E; POWERPC 740; POWERPC 750	最大时钟频率：	66.66 MHz
外部数据总线宽度：	32	JESD-30 代码：	R-CBGA-B474
JESD-609代码：	e0	长度：	32.5 mm
端子数量：	474	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	BGA	封装等效代码：	BGA474,19X25,50
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	3.05 mm
子类别：	Other Microprocessor ICs	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	25 mm
uPs/uCs/外围集成电路类型：	BUS CONTROLLER, PCI	Base Number Matches：	1

IBM25CPC700BB3B66 数据手册

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CPC700 Memory Controller and PCI Bridge

map essential to making it appear like a device

but does not preclude it from being a host.

Features

• PowerPC 60x/7xx bus.

• Supports independent primary and secondary

resource management mapping. This feature

enables the CPC700 to effectively isolate local

processing resources from host side memory

and I/O allocations. Through the use of three

independent translation decodes, the PowerPC

operating environment access to PCI is man-

aged solely by the PowerPC.

• 66.66 MHz (IBM25CPC700BB3B66).

• 83.33 MHz (IBM25CPC700BB3B83).

• Synchronous DRAM interface operates at the

processor bus speed with support for ECC.

• PCI Revision 2.1 Compliant Interface.

• ROM/SRAM/External peripheral controller.

• Dual address capabilities enhance the

CPC700’s capabilities by allowing it to manage,

control, or test beyond 4GB limitations.

• Interrupt Controller supports interrupts from a

variety of sources.

• Support for shared memory is locally mapped to

the processor’s ROM or SDRAM through PCI

standard Base Address Registers.Two Memory

I/O BARs are available for requesting host

memory or I/O resources and managing PCI to

PowerPC access.

• Programmable Timers.

• Two 2-wire, 8-bit, 16550 compatible UARTs.

• Two independent IIC interfaces.

• Byte swapping supported for bi-endian opera-

tion.

• Provides a special interface enabling the

CPC700 to generate any PCI command, includ-

ing Type 1 conﬁguration cycles.

• Internal PCI Bus Arbiter for PCI bus speeds up

to 33.33 MHz (may be disabled for use with an

external arbiter).

• Fully buffers PCI writes and supports PCI read

pre-fetching from local memory.

• 32-bit PCI bus operates at frequencies from

25MHz to 66.66 Mhz.

• Hardware enforces cache coherency.

• Implemented in CMOS5SE.

• Uses standard type 0 PCI conﬁguration register

Use is further subject to the provisions at the end of this document.

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