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EDJ2108EEBG-DJ-F

更新时间： 2024-11-28 12:51:35

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尔必达 - ELPIDA		时钟
页数	文件大小	规格书
32页	606K
描述
Differential clock inputs

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EDJ2108EEBG-DJ-F 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA78,9X13,32
针数：	78	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.73	访问模式：	MULTI BANK PAGE BURST
最长访问时间：	20 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	667 MHz	I/O 类型：	COMMON
交错的突发长度：	4,8	JESD-30 代码：	R-PBGA-B78
JESD-609代码：	e1	长度：	11 mm
内存密度：	2147483648 bit	内存集成电路类型：	DDR DRAM
内存宽度：	8	功能数量：	1
端口数量：	1	端子数量：	78
字数：	268435456 words	字数代码：	256000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	256MX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA78,9X13,32
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.35 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	4,8	最大待机电流：	0.012 A
子类别：	DRAMs	最大压摆率：	0.17 mA
最大供电电压 (Vsup)：	1.45 V	最小供电电压 (Vsup)：	1.283 V
标称供电电压 (Vsup)：	1.35 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	9 mm	Base Number Matches：	1

EDJ2108EEBG-DJ-F 数据手册

COVER

DATA SHEET

2G bits DDR3L SDRAM

EDJ2108EEBG (256M words × 8 bits)

EDJ2116EEBG (128M words × 16 bits)

Specifications

Features

• Density: 2G bits

• Organization

• Double-data-rate architecture: two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

prefetch pipelined architecture

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

— 32M words × 8 bits × 8 banks (EDJ2108EEBG)

— 16M words × 16 bits × 8 banks (EDJ2116EEBG)

• Package

— 78-ball FBGA (EDJ2108EEBG)

— 96-ball FBGA (EDJ2116EEBG)

— Lead-free (RoHS compliant) and Halogen-free

• Power supply: 1.35V (typ)

— VDD = 1.283V to 1.45V

• DLL aligns DQ and DQS transitions with CK transitions

— Backward compatible for VDD, VDDQ

= 1.5V 0.075V

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Data rate

• Data mask (DM) for write data

— 1866Mbps/1600Mbps/1333Mbps (max)

• 1KB page size (EDJ2108EEBG)

— Row address: A0 to A14

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• On-Die Termination (ODT) for better signal quality

— Synchronous ODT

— Column address: A0 to A9

• 2KB page size (EDJ2116EEBG)

— Row address: A0 to A13

— Dynamic ODT

— Asynchronous ODT

— Column address: A0 to A9

• Multi Purpose Register (MPR) for pre-defined pattern

read out

• ZQ calibration for DQ drive and ODT

• /RESET pin for Power-up sequence and reset function

• SRT range:

• Eight internal banks for concurrent operation

• Burst length (BL): 8 and 4 with Burst Chop (BC)

• Burst type (BT):

— Sequential (8, 4 with BC)

— Normal/extended

— Interleave (8, 4 with BC)

• Programmable Output driver impedance control

• Seamless BL4 access with bank-grouping

— Applied only for DDR3-1333 and 1600

• /CAS Latency (CL): 5, 6, 7, 8, 9, 10, 11, 13

• /CAS Write Latency (CWL): 5, 6, 7, 8, 9

• Precharge: auto precharge option for each burst

access

• Driver strength: RZQ/7, RZQ/6 (RZQ = 240Ω)

• Refresh: auto-refresh, self-refresh

• Refresh cycles

— Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

— TC = 0°C to +95°C

Document. No. E1750E31 (Ver. 3.1)

Date Published September 2012 (K) Japan

Printed in Japan

URL: http://www.elpida.com

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型号	品牌	获取价格	描述	数据表
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EDJ2108EEBG-JS-F	ELPIDA	获取价格	2G bits DDR3L SDRAM
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