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EDJ4204BFBG-DJ-F

更新时间： 2024-11-28 12:24:55

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尔必达 - ELPIDA		时钟
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32页	526K
描述
Differential clock inputs

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EDJ4204BFBG-DJ-F 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	TFBGA, BGA78,9X13,32	Reach Compliance Code：	unknown
风险等级：	5.84	访问模式：	MULTI BANK PAGE BURST
最长访问时间：	20 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	667 MHz	I/O 类型：	COMMON
交错的突发长度：	4,8	JESD-30 代码：	R-PBGA-B78
长度：	10.6 mm	内存密度：	4294967296 bit
内存集成电路类型：	DDR DRAM	内存宽度：	4
功能数量：	1	端口数量：	1
端子数量：	78	字数：	1073741824 words
字数代码：	1000000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	1GX4	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA78,9X13,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	电源：	1.5 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	4,8	最大待机电流：	0.012 A
子类别：	DRAMs	最大压摆率：	0.16 mA
最大供电电压 (Vsup)：	1.575 V	最小供电电压 (Vsup)：	1.425 V
标称供电电压 (Vsup)：	1.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	宽度：	9 mm
Base Number Matches：	1

EDJ4204BFBG-DJ-F 数据手册

COVER

PRELIMINARY DATA SHEET

4G bits DDR3 SDRAM

EDJ4204BFBG (1024M words × 4 bits)

EDJ4208BFBG (512M words × 8 bits)

EDJ4216BFBG (256M words × 16 bits)

Specifications

Features

• Density: 4G bits

• Organization

• Double-data-rate architecture: two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

prefetch pipelined architecture

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

— 128M words × 4 bits × 8 banks (EDJ4204BFBG)

— 64M words × 8 bits × 8 banks (EDJ4208BFBG)

— 32M words × 16 bits × 8 banks (EDJ4216BFBG)

• Package

— 78-ball FBGA (EDJ4204BFBG, EDJ4208BFBG)

— 96-ball FBGA (EDJ4216BFBG)

— Lead-free (RoHS compliant) and Halogen-free

• Power supply: VDD = 1.5V 0.075V

• Data rate

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK transitions

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

— 1866Mbps/1600Mbps/1333Mbps (max)

• 1KB page size

• Data mask (DM) for write data

— Row address: A0 to A15

— Column address: A0 to A9, A11 (EDJ4204BFBG)

A0 to A9 (EDJ4208BFBG)

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• On-Die Termination (ODT) for better signal quality

— Synchronous ODT

— Dynamic ODT

— Asynchronous ODT

• Multi Purpose Register (MPR) for pre-defined pattern

read out

• ZQ calibration for DQ drive and ODT

• Programmable Partial Array Self-Refresh (PASR)

• /RESET pin for Power-up sequence and reset function

• SRT range:

• 2KB page size (EDJ4216BFBG)

— Row address: A0 to A14

— Column address: A0 to A9

• Eight internal banks for concurrent operation

• Interface: SSTL_15

• Burst length (BL): 8 and 4 with Burst Chop (BC)

• Burst type (BT):

— Sequential (8, 4 with BC)

— Interleave (8, 4 with BC)

• /CAS Latency (CL): 5, 6, 7, 8, 9, 10, 11, 13

• /CAS Write Latency (CWL): 5, 6, 7, 8, 9

— Normal/extended

• Programmable Output driver impedance control

• Precharge: auto precharge option for each burst

access

• Driver strength: RZQ/7, RZQ/6 (RZQ = 240Ω)

• Refresh: auto-refresh, self-refresh

• Refresh cycles

— Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

— TC = 0°C to +95°C

Document. No. E1923E20 (Ver. 2.0)

Date Published January 2013 (K) Japan

Printed in Japan

URL: http://www.elpida.com

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EDJ4204EFBG	ELPIDA	获取价格	Differential clock inputs
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EDJ4204EFBG-GN-F	ELPIDA	获取价格	Differential clock inputs
EDJ4208BFBG-DJ-F	ELPIDA	获取价格	Differential clock inputs
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EDJ4208BFBG-JS-F	ELPIDA	获取价格	Differential clock inputs
EDJ4208EASE-DJ-F	ELPIDA	获取价格	DDR DRAM, 512MX8, 0.255ns, CMOS, PBGA78, HALOGEN FREE AND ROHS COMPLIANT, FBGA-78
EDJ4208EFBG	ELPIDA	获取价格	4G bits DDR3L SDRAM

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