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CY7C1021D-10VXI PDF预览

CY7C1021D-10VXI

更新时间： 2024-11-11 05:19:03
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
11页 557K
描述
1-Mbit (64K x 16) Static RAM

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CY7C1021D-10VXI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOJ
包装说明：0.400 INCH, LEAD FREE, SOJ-44针数：44
Reach Compliance Code：compliantECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41Factory Lead Time：1 week
风险等级：2.01最长访问时间：10 ns
I/O 类型：COMMONJESD-30 代码：R-PDSO-J44
JESD-609代码：e4长度：28.575 mm
内存密度：1048576 bit内存集成电路类型：STANDARD SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：44
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SOJ封装等效代码：SOJ44,.44
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：5 V认证状态：Not Qualified
座面最大高度：3.7592 mm最大待机电流：0.003 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.08 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：J BEND端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：10.16 mm

CY7C1021D-10VXI 数据手册

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CY7C1021D  
1-Mbit (64K x 16) Static RAM  
Features  
Functional Description [1]  
• Pin-and function-compatible with CY7C1021B  
• High speed  
The CY7C1021D is a high-performance CMOS static RAM  
organized as 65,536 words by 16 bits. This device has an  
automatic power-down feature that significantly reduces  
power consumption when deselected. The input/output pins  
(IO0 through IO15) are placed in a high-impedance state when:  
— tAA = 10 ns  
• Low active power  
— ICC = 80 mA @ 10 ns  
• Deselected (CE HIGH)  
• Outputs are disabled (OE HIGH)  
• Low CMOS Standby Power  
— ISB2 = 3 mA  
• BHE and BLE are disabled (BHE, BLE HIGH)  
• When the write operation is active (CE LOW, and WE LOW)  
• 2.0V Data Retention  
Write to the device by taking Chip Enable (CE) and Write  
Enable (WE) inputs LOW. If Byte Low Enable (BLE) is LOW,  
then data from IO pins (IO0 through IO7), is written into the  
location specified on the address pins (A0 through A15). If Byte  
High Enable (BHE) is LOW, then data from IO pins (IO8  
through IO15) is written into the location specified on the  
address pins (A0 through A15).  
• Automatic power-down when deselected  
• CMOS for optimum speed/power  
• Independent control of upper and lower bits  
• Available in Pb-free 44-pin 400-Mil wide Molded SOJ and  
44-pin TSOP II packages  
Read from the device by taking Chip Enable (CE) and Output  
Enable (OE) LOW while forcing the Write Enable (WE) HIGH.  
If Byte Low Enable (BLE) is LOW, then data from the memory  
location specified by the address pins appears on IO0 to IO7.  
If Byte High Enable (BHE) is LOW, then data from memory  
appears on IO8 to IO15. See the “Truth Table” on page 8 for a  
complete description of read and write modes.  
Logic Block Diagram  
DATA IN DRIVERS  
A7  
A6  
A5  
64K x 16  
A4  
IO0–IO7  
RAM Array  
A3  
A2  
A1  
A0  
IO8–IO15  
COLUMN DECODER  
BHE  
WE  
CE  
OE  
BLE  
Note  
1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05462 Rev. *E  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised February 22, 2007  
[+] Feedback  
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CY7C1021D-10VXI 替代型号

型号 品牌 替代类型 描述 数据表
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