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CY62512VLL-70ZI

更新时间： 2024-11-29 09:14:39
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
7页 147K
描述
Standard SRAM, 64KX8, 70ns, CMOS, PDSO32

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CY62512VLL-70ZI 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
Reach Compliance Code：not_compliant风险等级：5.88
最长访问时间：70 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-G32JESD-609代码：e0
内存密度：524288 bit内存集成电路类型：STANDARD SRAM
内存宽度：8端子数量：32
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX8
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP32,.8,20
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
并行/串行：PARALLEL电源：3/3.3 V
认证状态：Not Qualified最小待机电流：2 V
子类别：SRAMs最大压摆率：0.04 mA
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUALBase Number Matches：1

CY62512VLL-70ZI 数据手册

 浏览型号CY62512VLL-70ZI的Datasheet PDF文件第2页浏览型号CY62512VLL-70ZI的Datasheet PDF文件第3页浏览型号CY62512VLL-70ZI的Datasheet PDF文件第4页浏览型号CY62512VLL-70ZI的Datasheet PDF文件第5页浏览型号CY62512VLL-70ZI的Datasheet PDF文件第6页浏览型号CY62512VLL-70ZI的Datasheet PDF文件第7页 
fax id: 1098  
PRELIMINARY  
CY62512V  
64K x 8 Static RAM  
er-down feature that reduces power consumption by more  
than 99% when deselected.  
Features  
• 2.7V–3.6V operation  
Writing to the device is accomplished by taking chip enable  
• CMOS for optimum speed/power  
• Low active power (70 ns, LL version)  
— 144 mW (max.)  
one (CE ) and write enable (WE) inputs LOW and chip enable  
1
two (CE ) input HIGH. Data on the eight I/O pins (I/O through  
2
0
I/O ) is then written into the location specified on the address  
7
pins (A through A ).  
0
15  
• Low standby power (70 ns, LL version)  
Reading from the device is accomplished by taking chip en-  
able one (CE ) and output enable (OE) LOW while forcing  
— 54 W (max.)  
µ
1
• Automatic power-down when deselected  
• TTL-compatible inputs and outputs  
write enable (WE) and chip enable two (CE ) HIGH. Under  
2
these conditions, the contents of the memory location speci-  
fied by the address pins will appear on the I/O pins.  
• Easy memory expansion with CE , CE , and OE options  
1
2
The eight input/output pins (I/O through I/O ) are placed in a  
0
7
Functional Description  
high-impedance state when the device is deselected (CE  
1
HIGH or CE LOW), the outputs are disabled (OE HIGH), or  
2
The CY62512V is a high-performance CMOS static RAM or-  
ganized as 65,536 words by 8 bits. Easy memory expansion  
during a write operation (CE LOW, CE HIGH, and WE LOW).  
1
2
The CY62512V is available in standard 32-pin TSOP type I  
package.  
is provided by an active LOW chip enable (CE ), an active  
1
HIGH chip enable (CE ), an active LOW output enable (OE),  
2
and three-state drivers. This device has an automatic pow-  
Logic Block Diagram  
Pin  
Configurations  
A
A
A
A
1
2
32  
31  
11  
OE  
A
9
8
10  
3
4
5
6
7
8
30  
29  
28  
CE  
1
I/O  
I/O  
I/O  
13  
7
6
5
WE  
CE  
A
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
2
TSOP I  
Top View  
(not to scale)  
15  
I/O  
I/O  
4
3
V
CC  
NC  
NC  
9
GND  
I/O  
10  
11  
12  
13  
14  
15  
16  
2
I/O  
1
I/O  
0
A
0
A
1
A
2
A
3
A
A
A
7
14  
I/O  
12  
0
INPUT BUFFER  
A
6
I/O  
I/O  
1
2
A
A
5
4
A
0
17  
A
1
A
2
A
3
4
A
I/O  
I/O  
I/O  
3
4
5
256 x 256 x 8  
ARRAY  
A
6
5
A
A
7
8
A
I/O  
6
7
POWER  
DOWN  
COLUMN  
DECODER  
CE  
1
CE  
2
I/O  
WE  
62512V-1  
OE  
Selection Guide  
CY62512V–55  
55  
CY62512V–70  
70  
Maximum Access Time (ns)  
Maximum Operating Current  
Maximum CMOS Standby Current  
40 mA  
100 µA  
15 µA  
40 mA  
100 µA  
15 µA  
L
Com’l  
Ind’l  
LL  
LL  
30 µA  
30 µA  
Shaded areas contain advance information.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
April 6, 1998  
1234567

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