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CY6264-55SNXI PDF预览

CY6264-55SNXI

更新时间： 2024-09-14 04:38:07
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器光电二极管
页数 文件大小 规格书
9页 270K
描述
8K x 8 Static RAM

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CY6264-55SNXI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP28,.45针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.76
最长访问时间：55 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-G28JESD-609代码：e4
长度：17.9324 mm内存密度：65536 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：3功能数量：1
端子数量：28字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：8KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP28,.45封装形状：RECTANGULAR
封装形式：SMALL OUTLINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified座面最大高度：2.794 mm
最大待机电流：0.03 A最小待机电流：4.5 V
子类别：SRAMs最大压摆率：0.26 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：7.5057 mm
Base Number Matches：1

CY6264-55SNXI 数据手册

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CY6264  
8K x 8 Static RAM  
Features  
Functional Description  
• Temperature Ranges  
The CY6264 is a high-performance CMOS static RAM  
organized as 8192 words by 8 bits. Easy memory expansion  
is provided by an active LOW chip enable (CE1), an active  
HIGH chip enable (CE2), and active LOW output enable (OE)  
and three-state drivers. Both devices have an automatic  
power-down feature (CE1), reducing the power consumption  
by over 70% when deselected. The CY6264 is packaged in a  
450-mil (300-mil body) SOIC.  
— Commercial: 0°C to 70°C  
— Industrial: –40°C to 85°C  
— Automotive-A: –40°C to 85°C  
• High Speed  
— 55 ns  
• CMOS for optimum speed/power  
• Easy memory expansion with CE1, CE2 and OE features  
• TTL-compatible inputs and outputs  
• Automatic power-down when deselected  
An active LOW write enable signal (WE) controls the  
writing/reading operation of the memory. When CE1 and WE  
inputs are both LOW and CE2 is HIGH, data on the eight data  
input/output pins (I/O0 through I/O7) is written into the memory  
location addressed by the address present on the address  
pins (A0 through A12). Reading the device is accomplished by  
selecting the device and enabling the outputs, CE1 and OE  
active LOW, CE2 active HIGH, while WE remains inactive or  
HIGH. Under these conditions, the contents of the location  
addressed by the information on address pins is present on  
the eight data input/output pins.  
• Available in Pb-free and non Pb-free 28-lead SNC  
package  
The input/output pins remain in a high-impedance state unless  
the chip is selected, outputs are enabled, and write enable  
(WE) is HIGH. A die coat is used to ensure alpha immunity.  
Logic Block Diagram  
Pin Configuration  
SOIC  
Top View  
NC  
V
CC  
WE  
CE  
1
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
A
4
A
5
A
6
2
2
3
A
3
A
2
A
1
4
I/O  
I/O  
0
A
7
5
INPUT BUFFER  
A
8
6
1
A
OE  
A
0
CE  
9
7
A
10  
11  
12  
8
A
A
1
7
6
5
4
3
9
A
1
I/O  
I/O  
2
I/O  
I/O  
I/O  
I/O  
I/O  
10  
11  
12  
13  
14  
A
2
I/O  
0
I/O  
1
I/O  
2
A
3
3
A
4
8K x 8  
GND  
ARRAY  
A
5
I/O  
I/O  
I/O  
I/O  
4
5
6
7
A
6
A
7
A
8
POWER  
DOWN  
CE  
1
COLUMN DECODER  
CE  
2
WE  
OE  
Cypress Semiconductor Corporation  
Document #: 001-02367 Rev. *A  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised August 8, 2006  
[+] Feedback  
1234567...9

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CY6264-55SNXI 替代型号

型号 品牌 替代类型 描述 数据表
CY6264-55SNXIT CYPRESS

完全替代

 Standard SRAM, 8KX8, 55ns, CMOS, PDSO28, 0.300 INCH, LEAD FREE, SOIC-28
CY6264-55SNXC CYPRESS

类似代替

 8K x 8 Static RAM

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型号 品牌 获取价格 描述 数据表
CY6264-55SNXIT CYPRESS

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