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CY6264-55SNCT

更新时间： 2024-09-14 13:07:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
8页 256K
描述
Standard SRAM, 8KX8, 55ns, CMOS, PDSO28, 0.300 INCH, SOIC-28

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CY6264-55SNCT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP,
针数：28Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.81最长访问时间：55 ns
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：17.9324 mm内存密度：65536 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：1功能数量：1
端口数量：1端子数量：28
字数：8192 words字数代码：8000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：8KX8
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：225
认证状态：Not Qualified座面最大高度：2.794 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：7.5057 mm
Base Number Matches：1

CY6264-55SNCT 数据手册

 浏览型号CY6264-55SNCT的Datasheet PDF文件第2页浏览型号CY6264-55SNCT的Datasheet PDF文件第3页浏览型号CY6264-55SNCT的Datasheet PDF文件第4页浏览型号CY6264-55SNCT的Datasheet PDF文件第5页浏览型号CY6264-55SNCT的Datasheet PDF文件第6页浏览型号CY6264-55SNCT的Datasheet PDF文件第7页 
1CY6264  
PRELIMINARY  
CY6264  
8K x 8 Static RAM  
over 70% when deselected. The CY6264 is packaged in a  
450-mil (300-mil body) SOIC.  
Features  
• 55, 70 ns access times  
• CMOS for optimum speed/power  
An active LOW write enable signal (WE) controls the writ-  
ing/reading operation of the memory. When CE and WE in-  
1
• Easy memory expansion with CE , CE , and OE fea-  
puts are both LOW and CE is HIGH, data on the eight data  
1
2
2
tures  
input/output pins (I/O through I/O ) is written into the memory  
0
7
location addressed by the address present on the address  
pins (A through A ). Reading the device is accomplished by  
• TTL-compatible inputs and outputs  
• Automatic power-down when deselected  
0
12  
selecting the device and enabling the outputs, CE and OE  
1
active LOW, CE active HIGH, while WE remains inactive or  
Functional Description  
2
HIGH. Under these conditions, the contents of the location ad-  
dressed by the information on address pins is present on the  
eight data input/output pins.  
The CY6264 is a high-performance CMOS static RAM orga-  
nized as 8192 words by 8 bits. Easy memory expansion is  
provided by an active LOW chip enable (CE ), an active HIGH  
1
The input/output pins remain in a high-impedance state unless  
the chip is selected, outputs are enabled, and write enable  
(WE) is HIGH. A die coat is used to insure alpha immunity.  
chip enable (CE ), and active LOW output enable (OE) and  
2
three-state drivers. Both devices have an automatic pow-  
er-down feature (CE ), reducing the power consumption by  
1
Logic Block Diagram  
Pin Configuration  
SOIC  
Top View  
NC  
V
CC  
1
2
3
4
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
A
WE  
CE  
4
A
5
2
A
A
3
6
I/O  
0
A
A
2
A
1
7
5
6
7
8
INPUT BUFFER  
A
8
I/O  
1
A
9
OE  
A
A
A
A
0
10  
11  
12  
CE  
1
9
A
1
I/O  
2
I/O  
I/O  
I/O  
I/O  
I/O  
7
6
5
4
3
10  
11  
12  
13  
14  
A
2
I/O  
I/O  
I/O  
0
1
2
A
I/O  
3
3
A
256 x 32 x 8  
ARRAY  
4
GND  
A
5
I/O  
4
A
6
CY6264-2  
A
A
8
7
I/O  
5
I/O  
6
POWER  
DOWN  
CE  
1
I/O  
7
COLUMN DECODER  
CE  
2
WE  
OE  
CY6264-1  
Selection Guide  
CY6264-55  
CY6264-70  
Maximum Access Time (ns)  
55  
70  
Maximum Operating Current (mA)  
100  
100  
Maximum Standby Current (mA)  
20/15  
20/15  
Shaded area contains advanced information.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
October 1994 – Revised June 1996  
•
408-943-2600  
12345678

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与CY6264-55SNCT相关器件

型号 品牌 获取价格 描述 数据表
CY6264-55SNXC CYPRESS

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 		8K x 8 Static RAM
CY6264-55SNXI CYPRESS

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 		8K x 8 Static RAM
CY6264-55SNXIT CYPRESS

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 		Standard SRAM, 8KX8, 55ns, CMOS, PDSO28, 0.300 INCH, LEAD FREE, SOIC-28
CY6264-70SC CYPRESS

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 		8K x 8 Static RAM
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 		Standard SRAM, 8KX8, 70ns, CMOS, PDSO28, 0.330 INCH, PLASTIC, SOIC-28
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