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Datasheet > 暂无类别数据> CY62256VLL-70ZRI
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CY62256VLL-70ZRI

更新时间： 2024-09-09 22:06:31
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
13页 389K
描述
32K x 8 Static RAM

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CY62256VLL-70ZRI 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSOP包装说明：8 X 13.40 MM, REVERSE, TSOP1-28
针数：28Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
Factory Lead Time：1 week风险等级：8.71
最长访问时间：70 ns其他特性：AUTOMATIC POWER-DOWN
I/O 类型：COMMONJESD-30 代码：R-PDSO-G28
JESD-609代码：e0长度：11.8 mm
内存密度：262144 bit内存集成电路类型：STANDARD SRAM
内存宽度：8功能数量：1
端子数量：28字数：32768 words
字数代码：32000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：32KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSOP1-R
封装等效代码：TSSOP28,.53,22封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：240电源：3/3.3 V
认证状态：Not Qualified反向引出线：YES
座面最大高度：1.2 mm最小待机电流：1.4 V
子类别：SRAMs最大压摆率：0.03 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.55 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：8 mm

CY62256VLL-70ZRI 数据手册

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CY62256V  
256K (32K x 8) Static RAM  
Features  
Functional Description[1]  
• Temperature Ranges  
—Commercial: 0°C to 70°C  
— Industrial: –40°C to 85°C  
— Automotive: –40°C to 125°C  
• Speed: 70 ns and 100 ns  
• Low voltage range:  
The CY62256V family is composed of two high-performance  
CMOS static RAM’s organized as 32K words by 8 bits. Easy  
memory expansion is provided by an active LOW chip enable  
(CE) and active LOW output enable (OE) and three-state  
drivers. These devices have an automatic power-down  
feature, reducing the power consumption by over 99% when  
deselected.  
An active LOW write enable signal (WE) controls the  
writing/reading operation of the memory. When CE and WE  
inputs are both LOW, data on the eight data input/output pins  
(I/O0 through I/O7) is written into the memory location  
addressed by the address present on the address pins (A0  
through A14). Reading the device is accomplished by selecting  
the device and enabling the outputs, CE and OE active LOW,  
while WE remains inactive or HIGH. Under these conditions,  
the contents of the location addressed by the information on  
address pins are present on the eight data input/output pins.  
— CY62256V (2.7V–3.6V)  
— CY62256V25 (2.3V–2.7V)  
• Low active power and standby power  
• Easy memory expansion with CE and OE features  
• TTL-compatible inputs and outputs  
• Automatic power-down when deselected  
• CMOS for optimum speed/power  
• Package available in a standard 450-mil-wide (300-mil  
body width) 28-lead narrow SOIC, 28-lead TSOP-1, and  
reverse 28-lead TSOP-1 package  
The input/output pins remain in a high-impedance state unless  
the chip is selected, outputs are enabled, and write enable  
(WE) is HIGH.  
Logic Block Diagram  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
0
1
2
3
4
5
6
INPUTBUFFER  
A
10  
A
9
A
8
A
7
A
6
512 × 512  
ARRAY  
A
5
A
4
3
2
A
A
CE  
POWER  
DOWN  
COLUMN  
WE  
DECODER  
I/O  
7
OE  
Note:  
1. For best practice recommendations, please refer to the Cypress application note “System Design Guidelines” on http://www.cypress.com.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-05057 Rev. *D  
Revised June 28, 2004  
1234567...13

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CY62256VLL-70ZRI 替代型号

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