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CY23020LFI-1T

更新时间： 2024-01-10 13:33:13
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 124K
描述
20-output, 200-MHz Zero Delay Buffer

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CY23020LFI-1T 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFN包装说明：7 X 7 MM, QFN-48
针数：48Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.85
其他特性：ALSO OPERATES WITH 3.3V SUPPLY系列：23020
输入调节：STANDARDJESD-30 代码：S-XQCC-N48
JESD-609代码：e0长度：7 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER功能数量：1
反相输出次数：端子数量：48
实输出次数：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：VQCCN
封装等效代码：LCC48,.27SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5/3.3,3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.085 ns座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
最小 fmax：200 MHzBase Number Matches：1

CY23020LFI-1T 数据手册

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CY23020-1  
20-output, 200-MHz Zero Delay Buffer  
Features  
Description  
• 335 ps max Total Timing Budget™ (TTB)™ window  
• 2.5V or 3.3V outputs  
• 20 LVCMOS outputs  
• 50 MHz to 200 MHz output frequency  
• 50 MHz to 200 MHz input frequency  
• Integrated phase-locked loop (PLL) with lock indicator  
The CY23020-1-1 is a high-performance 200-MHz PLL-based  
zero delay buffer designed for high-speed clock distribution  
applications. The device features a guaranteed TTB window  
specifying all occurrences of output clocks with respect to the  
input reference clock across variations in output frequency,  
supply voltage, operating temperature, input edge rate, and  
process.  
• Spread Aware™—designed to work with SSFTG  
reference signals  
• 3.3V core power supply  
The CY23020-1 outputs are three-state when S1 = S2 = 0 for  
reduced power. When S1 = 1 and S2 = 0 the PLL is bypassed  
and the CY23020-1 functions as a fan-out buffer.  
• Available in 48-pin TSSOP and QFN packages  
Block Diagram  
Pin Configurations  
LOCKED  
LOCK  
NC  
1
2
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
VDDC  
GNDC  
REF–  
REF+  
VDD  
Q19  
FBOUT  
Div  
FBIN–  
FBIN+  
VDD  
FBOUT  
Q1  
3
REF  
Q1  
4
PLL  
Q2  
5
FBIN  
6
7
Q18  
GND  
Q2  
8
GND  
Q17  
C1  
C1C1  
9
C1  
S1:2  
Q3  
10  
11  
12  
Q16  
Output  
Control  
Logic  
Q17  
Q18  
Q19  
VDD  
Q4  
VDD  
Q15  
RANGE  
MUL  
Q5  
GND  
Q6  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
Q14  
GND  
Q13  
Q7  
Q12  
VDD  
Q8  
VDD  
Q11  
Q9  
Q10  
4 8  
4 7  
4 6  
4 5  
4 4  
4 3  
4 2  
V
4 1  
V
4 0  
R
E
F
-
3 8  
V
D
3 9  
R
E
F
+
3 7  
Q
1
GND  
S2  
GND  
GNDC  
VDDC  
C1  
L
F
B
O
U
T
+
F
B
I
N
-
F
B
I
N
+
N
C
V
D
D
S
D
O
C
K
S
D
D
9
S1  
C
C
Q 1 8  
3 6  
3 5  
3 4  
3 3  
1
2
3
4
5
6
Q 1  
MUL  
RANGE  
V S S  
Q 1 7  
Q 1 6  
GND  
V S S  
Q 2  
48-pin TSSOP  
Q 3  
V D D 3 2  
Q 1 5 3 1  
V D D  
Q 4  
4 8 -p in Q F N  
Q 1 4  
V S S  
3 0  
2 9  
2 8  
2 7  
2 6  
Q 5  
7
8
V S S  
Q 1 3  
Q 1 2  
9
Q 6  
Q 7  
1 0  
1 1  
1 2  
V D D  
V
S
S
C
V D D  
Q 8  
M
U
L
V
D
D
C
Q
1
0
S
1
R
A
N
G
E
G
N
D
C
1
S
2
Q
9
V
S
S
V
S
S
Q 1 1 2 5  
1 3  
1 4  
1 5  
1 9  
2 0  
2 3  
1 6  
1 7  
1 8  
2 1  
2 4  
2 2  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07120 Rev. *B  
Revised November 5, 2002  
1234567...10

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