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Datasheet > 暂无类别数据> CY23020LFI-1T
CY23020LFI-1T PDF预览

CY23020LFI-1T

更新时间： 2024-02-20 06:52:46
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 124K
描述
20-output, 200-MHz Zero Delay Buffer

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CY23020LFI-1T 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFN包装说明：7 X 7 MM, QFN-48
针数：48Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.85
其他特性：ALSO OPERATES WITH 3.3V SUPPLY系列：23020
输入调节：STANDARDJESD-30 代码：S-XQCC-N48
JESD-609代码：e0长度：7 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER功能数量：1
反相输出次数：端子数量：48
实输出次数：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：VQCCN
封装等效代码：LCC48,.27SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5/3.3,3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.085 ns座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
最小 fmax：200 MHzBase Number Matches：1

CY23020LFI-1T 数据手册

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CY23020-1  
Full Swing AC Electrical Characteristics VDDC = 3.3V ±5%, VDD = 2.5V ±5% or VDD = 3.3V ±5%,  
Load: (See term. diagram, CL= 5 pF) TSSOP Package  
Parameter  
Description  
Input Frequency  
Test Conditions  
Min. Typ. Max. Unit  
50  
50  
1
200 MHz  
200 MHz  
6.5 V/ns  
6.5 V/ns  
6.5 V/ns  
FIN  
FOUT  
tISR  
tR  
Output Frequency  
Input Slew Rate (+ or –)  
Output Rise Rate  
Output Fall Rate  
Measured between 20% and 80% of input swing  
Measured between 20% and 80% of output swing  
Measured between 80% and 20% of output swing  
Tested at 50% swing  
1
1
tF  
Input Duty Cycle  
40  
60  
%
%
tIDC  
tD  
Output Duty Cycle  
Measured at VDD/2, FOUT < 167 MHz  
Measured at VDD/2, FOUT >167 MHz  
Fout = Fref, VDD = 2.5V  
45  
55  
57  
43  
REF–FBIN skew  
REF–FBIN skew  
Output-Output Skew  
–175  
–175  
–175  
–225  
175  
225  
175  
225  
85  
ps  
ps  
ps  
tPD  
F
out = Fref, VDD = 3.3V  
Fout = Frefx2, VDD = 2.5V  
out = Frefx2, VDD = 3.3V  
tPD2  
F
tSK  
tTB  
Total Timing Budget window[3, 4] Refin to any output, Fout = Fref  
335  
385  
95  
ps  
ps  
ps  
Refin to any output, Fout = Fref × 2  
Peak Cycle-Cycle Jitter (1000  
cycles max)  
All outputs active, Fout = Fref  
tJC  
RMS Cycle-Cycle Jitter  
Period Jitter p-p  
All outputs active, Fout = Fref  
All outputs active, Fout = Fref  
All outputs active, Fout = Fref  
All outputs active, Fout = Fref  
All outputs active, Fout = Fref  
All outputs active, Fout = Fref × 2  
15  
95  
ps  
ps  
ps  
ps  
ps  
ps  
tJC_RMS  
tJP  
tJP_RMS  
tJL  
tJLRMS  
tJC2  
RMS Period Jitter  
15  
I/O Phase Jitter p-p  
RMS I/O Phase Jitter  
150  
30  
Peak Cycle-Cycle Jitter (1000  
cycles max)  
145  
RMS Cycle-Cycle Jitter  
Period Jitter p-p  
All outputs active, Fout = Fref × 2  
All outputs active, Fout = Fref × 2  
All outputs active, Fout = Fref × 2  
All outputs active, Fout = Fref × 2  
All outputs active, Fout = Fref × 2  
1Vpp modulation of 10 kHz–10MHz  
25  
150  
40  
ps  
ps  
ps  
ps  
ps  
tJCRMS2  
tJP2  
tJPRMS2  
tJL2  
RMS Period Jitter  
I/O Phase Jitter p-p  
RMS I/O Phase Jitter  
150  
30  
tJLRMS2  
I/O Phase Jitter Sensitivity to  
Power Supply Variations  
300  
700  
pspp  
/ V  
PSRR  
(Core)  
I/O Phase Jitter Sensitivity to  
Power Supply Variations  
1Vpp modulation of 10 kHz–10MHz  
pspp  
/ V  
PSRR  
(Output)  
Power-up lock time  
1
1
ms  
ms  
ps  
tLOCK  
tPWD  
Power-down time  
Spread Spectrum Tracking skew  
100  
tTSK  
Notes:  
3. MAX(TPD_MAX – TPD_MIN, TPD_MAX,(–1)*TPD_MIN) where TPD _MAX is the longest delay of refin to any output measured over at least 1000 cycles and TPD  
_
MIN  
is the minimum (may be negative) delay observed over all outputs over at least 1000 cycles.  
4. Guaranteed by statistical correlation. Tested initially and after any design or process changes that may affect this parameter.  
Document #: 38-07120 Rev. *B  
Page 6 of 10  
1...345678910

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