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AS6VA25616-55TC

更新时间： 2024-02-29 02:29:05
品牌 Logo 应用领域
ALSC 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
9页 140K
描述
Standard SRAM, 256KX16, 55ns, CMOS, PDSO44, 0.400 INCH, TSOP2-44

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AS6VA25616-55TC 技术参数

生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：44
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.84
最长访问时间：55 nsJESD-30 代码：R-PDSO-G44
长度：18.41 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：16
功能数量：1端子数量：44
字数：262144 words字数代码：256000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256KX16
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：3.3 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

AS6VA25616-55TC 数据手册

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AS6VA25616  
®
Data retention characteristics (over the operating range)13,5  
Parameter  
Symbol  
Test conditions  
Min  
1.5V  
–
Max  
-
Unit  
V
VCC for data retention  
VDR  
VCC = 1.5V  
CS ≥ VCC – 0.1V or  
UB = LB = > VCC – 0.1V  
VIN ≥ VCC – 0.1V or  
VIN ≤ 0.1V  
Data retention current  
ICCDR  
tCDR  
tR  
10  
–
µA  
ns  
Chip deselect to data retention time  
Operation recovery time  
0
tRC  
–
ns  
Data retention waveform  
Data retention mode  
V
V
V
CC  
V
≥ 1.5V  
CC  
CC  
DR  
t
t
R
CDR  
V
DR  
V
V
IH  
CS  
IH  
AC test loads and waveforms  
Thevenin equivalent:  
R1  
R1  
V
R
CC  
V
TH  
CC  
V
OUTPUT  
OUTPUT  
TH  
OUTPUT  
30 pF  
5 pF  
ALL INPUT PULSES  
V
Typ  
R2  
CC  
R2  
90%  
10%  
90%  
10%  
INCLUDING  
JIG AND  
INCLUDING  
JIG AND  
SCOPE  
< 5 ns  
(c)  
GND  
(a)  
SCOPE  
(b)  
Parameters  
R1  
VCC = 2.7V  
1095  
Unit  
Ohms  
Ohms  
Ohms  
Volts  
R2  
1600  
RTH  
555  
VTH  
1.6V  
Notes  
1
2
3
4
5
6
7
8
9
During V power-up, a pull-up resistor to V on CS is required to meet I specification.  
CC  
CC  
SB  
This parameter is sampled, but not 100% tested.  
For test conditions, see AC Test Conditions.  
t
and t  
are specified with C = 5pF as in Figure C. Transition is measured 500 mV from steady-state voltage.  
CHZ L  
CLZ  
This parameter is guaranteed, but not tested.  
WE is HIGH for read cycle.  
CS and OE are LOW for read cycle.  
Address valid prior to or coincident with CS transition LOW.  
All read cycle timings are referenced from the last valid address to the first transitioning address.  
10 CS or WE must be HIGH during address transitions. Either CS or WE asserting high terminates a write cycle.  
11 All write cycle timings are referenced from the last valid address to the first transitioning address.  
12 N/A.  
13 1.5V data retention applies to commercial and industrial temperature range operations.  
14 C = 30pF, except at high Z and low Z parameters, where C = 5pF.  
5/25/01; v.1.2  
Alliance Semiconductor  
P. 6 of 9  
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